fpga实验报告实验2

《fpga实验报告实验2》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、课程名称：基于FPGA的现代数字系统设计实验名称:姓名:学号:班级:基于HDL十进制计通信1301显示系统设计指导教师：刘桂华西南科技大学信息工程学院制基于HDL十进制计显示系统设计实验H的1、掌握基于语言的ISE设计全流程;2、熟悉、应用VerilogHDL描述数字电路；3、掌握基于Verilog的组合和吋序逻辑电路的设计方法;4、掌握chipscope片内逻辑分析仪的使用与调试方法。实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。使

2、能控帝躺时钟端异步清零端a进位2、模块端口信号说明：输入信号：Clk_50m---系统采样时钟elk——待计数的时钟clr异步清零信号，当clr=0，输出复位为0，当clr=l,正常计数ena使能控制信号，当ena-1,电路正常累加计数，否则电路不工作输出信号：q[6：0]驱动数码管，显示计数值的个位coutlbit数掘，显示计数值向十位的进位COM共阳级数码管，公共端(接地，参考开发板原理图3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键

3、为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用。1)十进制计数器模块设计输入:CLK待计数的吋钟CLR异步清零信号，当CLR=0，输出复位为0，当CLR=1，正常计数。EN使能控制信号，当EN=1,电路正常累加计数，否则电路不工作输出：SUM[3:0]计数值的个位。即，在CLK上升沿检测到SUM=9时,SUM将被置0,开始新一轮的计数。tc计数值的十位进位，即：只有在时钟CLK上升沿检测到SUM=9时，TC将被置1，其余情况下TC=O;在设计屮可以使用always,

4、if-else-if语句实现，设计屮注意不要在两个以上的always模块中对同一个变量进行赋值，否则会产生多重赋值源(multi-source)的问题。1)数码管显示驱动模块(led.v)输入：input4[3:0]待显示的数位输出：out7[6:0]驱动数码管的七位数值(注意下表中out的对应位)输入sum输出out数码3210Aout[0]Bout[l]cout[2]Dout[3]000000000100011001200100010300110000401001001501010100601100

5、100701110001810000000910010000A10100001b10111100C11000110d11011000E11100110F111101113）消抖模块（1）按键抖动的产生原因：通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，巾于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连申的抖动，为了不产生这种现象而作的措施就是按键消抖。（2）本次实验提供的消抖模块简介elk/s电平检査模块detectm

6、odule.v■■丨■»延时模块d*laymodulesV✓k/»♦♦參♦•參♦•蜃♦番罄♦♦參♦♦參♦•每♦參晷•參♦•罄♦參♦餐蜃debouncemodule.v♦elkout电平检查模块：检测输入的按键是否被按下或者释放，并分别将H2L_Sig，L2H_Sig拉高，并随P拉低，给出按键的操作信息。延时模块：对输入的信号变化吋刻进行计吋并观察信号的变换情况，对输出端口进行恰当地赋值实验资料中将给出消抖模块设计源代码。对模块的具体设计细节不需理解，消抖模块不要求仿真三、实验步骤创建工程。为工程，为工程

7、命名、指定存储路径个文件夹。计数器及数码管驱动模块设计创建VHD模块文件，对各个模块进行设计(1)计数器模块代码编写modulecntlO(clk，clr，en,sum，tcinputclk，clr，en;outputreg[3:0]sum;outputtc;assigntc=(sum==4'bl111);always@(posedgeelk，negedgeclr)beginif(〜clr)sum<=4'b0000;elseif(en)beginsum=sum+l’bl;if(sum==4b’1010)

8、sum<=4b’0000;endelsesum<=sum;endendmodule(2)数码管驱动模块代码编写moduleled(input[3:0]input4，outputreg[6:0]out7always@(input4)begincase(input4)4’d0:out7=7.h01;4’dl:out7=7’h4f;4’d2:out7=7’hl2;4’d3:out7=7’h06;4^4:0^7=7^46;4’d5:out7=7’h