毕业设计（论文）开题报告-基于fpga的任意信号发生器

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1、毕业设计（论文）开题报告设计(论文)题目：基于FPGA的任意信号发生器的设计学生姓名：郭定平学　　号：0721113019专　　业：电子信息工程所在学院：龙蟠学院指导教师：黄寒华职　　称：讲师2010年12月31日开题报告填写要求1．开题报告（含“文献综述”）作为毕业设计（论文）答辩委员会对学生答辩资格审查的依据材料之一。此报告应在指导教师指导下，由学生在毕业设计（论文）工作前期内完成，经指导教师签署意见及所在专业审查后生效；2．开题报告内容必须用黑墨水笔工整书写或按教务处统一设计的电子文档标准格式打印，禁

2、止打印在其它纸上后剪贴，完成后应及时交给指导教师签署意见；3．“文献综述”应按论文的格式成文，并直接书写（或打印）在本开题报告第一栏目内，学生写文献综述的参考文献应不少于15篇（不包括辞典、手册）；4．有关年月日等日期的填写，应当按照国标GB/T7408—94《数据元和交换格式、信息交换、日期和时间表示法》规定的要求，一律用阿拉伯数字书写。如“2004年4月26日”或“2004-04-26”。毕业设计（论文）开题报告1．结合毕业设计（论文）课题情况，根据所查阅的文献资料，每人撰写1000字左右的文献综述：一

3、、课题研究的背景及其意义波形发生器是各种测试和实验中不可或缺的工具，在通信、测量、雷达、控制、教学领域应用十分广泛。不论是在生产、科研还是教学上，波形发生器都是电子工程师进行信号仿真试验的最佳工具。随着我国经济和科技的发展，对相应的测试仪器和测试手段提出了更高的要求，而波形发生器已成为测试仪器中至关重要的一类，因此开发波形发生器具有很大的意义。二、信号发生器的发展和研究现状传统的波形发生器多采用模拟电路或单片机或专用芯片，由于成本高或控制方式不灵活或波形种类少不能满足实际需求。现有的波形信号发生器大都是利用

4、单片机（CPU）为核心设计的，这使得电路控制比较方便，电路简单化、小型化。但同时也存在着许多不足，例如系统的可靠性通常不高，其主要原因是，以软件运行为核心的CPU的指令地址指针在外部干扰下，容易发生不可预测的变化，而使运行陷入非法循环中，使系统瘫痪。EDA技术的出现，使得完全利用硬件实现波形信号发生器成为可能。例如状态机就是很好的选择，它的运行方式类似于CPU，但却有良好的可靠性和高速的性能。因为在外部干扰情况下，状态机的死机（进入非法状态）情况是可预测的，这包括非法状态的数量和进入状态的可测性，以及是否已

5、进入的非法状态的可判断性。因为状态机的编码方式和数量是明确的，从而确保了恢复正常状态各种措施的绝对可行性。三、FPGA技术的优势FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个新概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：(1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。(2)FPGA可做其它

6、全定制或半定制ASIC电路的中试样片。(3)FPGA内部有丰富的触发器和I／O引脚。(4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。(5)FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中

7、，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将

8、FPGA作为微处理器的外设，由微处理器对其编程。四、参考文献[1]许光辉.基于FPGA的嵌入式开发与应用.北京：电子工业出版社,2006[2]王小军VHDL简明教程.北京:清华大学出版社，1997[3]张玉兴.DDS高稳高纯频谱频率源技术[J].系统工程与电子技术.1997（2）24-28[4]白居玉.低噪声频率合成[M].西安交通大学出版社.1995年5月第1版[5]郑宝辉.直接数字频率合成器相位截断误差分析[