四位加法器的设计

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1、电子设计技术课程设计四位加法器姓名：学号：专业：电子信息工程班级：指导教师：2012年11月8日1目录一、设计目的…………………………………………………………………3二、设计要求…………………………………………………………………3三、设计过程…………………………………………………………………31.原理图的设计……………………………………………………………32.程序的设计………………………………………………………………53.功能仿真设计文件………………………………………………………7四、设计体会…………………………………………………………………9附录：A参考文献…………

2、…………………………………………………9附录：B评分表………………………………………………………………1011一、设计目的1.熟练使用VerilogHDL语言在QuartusⅡ软件平台上编写程序，完成编译工作。2.学习VHDL程序中数据对象、数据类型、顺序语句、并行语句的综合使用，了解VHDL程序的基本结构。3.掌握使用EDA工具设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。4.学习实验开发系统的使用方法。二、设计内容1、设计并调试好一个由4个1位全加器级连构成的，本级的近位输出作为下一集的近位输入。2、仿真、分析结果、绘制波形三、设计过程

3、1、原理图的设计打开QuartusⅡ，单击file，选择new，选择BlockDiagram/Schematic类型。在原理图编辑界面中，元件选择对话框的符号名“SymbolName”栏目内直接输入xor，或者在“SymbolFiles”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到与门及输入端和输出端的元件符号。用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把输入端的名称分别更改为“in3，in4，in5”，把两个输出端的名称分别更改为“led3”和“led4”，然后按照图1所示的一位加法器逻

4、辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“xxx.bdf”(注意后缀是．bdf)为文件名，存在自己建立的工程目录D:xxx内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。11图1一位加法器原理图四位加法器的设计中，全加器成为底层文件A0、A1、A3、A4、A5、A6、A7、A8是8个4位二进制输入端，A2是低位来得进位输入端，T（0…3）是4位和输出

5、端，T4是向高位进位的输出端。原理图如图2所示。图2四位加法器原理图112、程序的设计打开QuartusⅡ，单击file，选择new，弹出下图界面，选择VerilogHDLFile。图3进入界面进行编程，程序：moduleadd_j1(sum,cout,a,b,cin);input[3:0]a,b;inputcin;11output[3:0]sum;outputcout;full_add1u0(a[0],b[0],cin,sum[0],cin1);full_add1u1(a[1],b[1],cin1,sum[1],cin2);full_add1u2(a[2],b[2]

6、,cin2,sum[2],cin3);full_add1u3(a[3],b[3],cin3,sum[3],cout);endmodulemodulefull_add1(a,b,cin,sum,cout);inputa,b,cin;outputsum,cout;wires1,m1,m2,m3;and(m1,a,b),(m2,b,cin),(m3,a,cin);xor(s1,a,b),(sum,s1,cin);or(cout,m1,m2,m3);endmodule根据程序点击Tools中NetlistViewers接着是RTLViewer，出来如图4所示RTL原理图。图4

7、四位加法器RTL原理图113、功能仿真设计文件仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法。对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。（1）建立波形文件进行仿真时需要先建立仿真文件。在QuartusII环境执行File的New命令，再选择弹出如下图的对话框中的VectorWaveformFile项，波形编辑窗口即被打开。图511（2）输入信号节点选择菜单View→UtilityWindows→NodeFinder，在Filter