四位二进制加法器的设计

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1、长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。此次设计的是简单的四位二进制加法器。设计中通过不断改变脉冲信号，来控制数码管的显示。本次设计选择一个超前进位的4位全加器74LS283。译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。本次设计采用的是共阴极数码管，所以选择7

2、4ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和si=ai+bi+ci+aibici(1)进

3、位ci＋1=aibi+aici+bici(2)令gi=aibi，(3)pi=ai+bi,(4)则ci＋1=gi+pici(5)只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把(5)式展开，得到ci+1=gi+pigi-1+pipi-1gi-2+…+pipi-1…p1g0+pipi-1…p0c0(6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由（1）

4、式得出。使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。四、设计方案的原理框图、总体电路图、接线图及说明加法器译码器译码器译码器总体原理图74LS283X4X3X2译X1码器Y4Y3Y2Y174LS48A3A2A1A074LS48B3B2B1B0总体接线图五、单元电路设计、主要元器件选择与电路参数计算（1）加法器本次设计采用的是四位二进制超前并行加法

5、器，选用的是74LS283型号74LS283引脚图A3A2A1A0B3B2B1B0C1S4S3S2S100000001001000110100010101100111100000000001000100010001000100010001000100000000000000010001101000101011001111000100174LS283真值表74LS283逻辑说明：74LS283上有两组数据输入端A3,A2,A1,Ao，B3,B2,B1,Bo和进位信号输入端Co，求和信号，进位信号分别由S4,S3,S2,S1及C1输出。图

6、中输入端A3,A2,A1,Ao分别接一个逻辑开关，输入端B3,B2,B1,Bo分别接另4个逻辑开关，Co接一个逻辑开关。（2）译码器设计十进制数输入输出C14S3S2S1Y4Y3Y2Y1X4X3X2X10123456789101112131415161718192021222324252627282930000000000000000011111111111111100000000111111110000000011111110000111100001111000011110000111001100110011001100110011

7、001100101010101010101010101010101010100000000000000000000000000000000000000000000000000000000000000000000000000000000000111111111110000000000111111111100000000001000000001100000000110000000011000001111000000111100000011110000011001100001100110000110011000010101010101010

8、1010101010101010七段显示译码器74LS48是BCD码到七段码的显示译码器，它可以直接驱动共阴极数码管。它的管脚图如图图74LS48的引脚排列它的功能表为：输入输出abcdefg××××××0(输入)000