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1、《电工与电子技术基础》课程设计报告题目4位二进制加法器学院（部）专业班级学生姓名学号工月日至6月日共周目录技术要求・2摘要•2第一章系统概述1、总体设计思想•22、系统框图・33、工作原理•3第二章单元电路设计及分析1、加法器的选择•42、译码器I的选择•83、译码器II的选择•4、数码管的选择•13第三章系统综述及总体电路图1、系统综述742、总体电路图・153、仿真结果•15第四章结束语收获与体会•16鸣谢・17附录1、元件材料清单772、部分元器件引脚图77参考文献•174位二进制加法器课题名称与技术要求课题名称
2、：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器I译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个74248J译码器，最后分别通过数码管HVH实现二位显示。本设计中译码器I由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输
3、入或门(4075BD_5V)。信号S4,S3,S2,S1和向高位的进位C4输入译码器I,将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD-7段译码/升压输出驱动器(74248J),使电路的后续部分得以执行。第一章系统概述1V总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器I【分别译码十位和个位。综上所述，需要设计一个译码器I,能将求和得到的五位二进制数译成8位
4、BCD码，其中4位表示这个5位二进制数对应十进制数的十位，另4位表示个位。而译码器II有现成的芯片可选用，此处可选74LS248,故本课题设计重点就在译码器I。2、系统框图加法器译码器译码器数码管数码管3v工作原理当输入4位二进制加数与被加数时，二进制加法器()开始工作，和数最多产生5位二进制数，将该和数输入译码器I,得到8位BCD码。其中低4位表示这个5位二进制数对应十进制数的个位，高4位表示该5位二进制数对应十进制的十位。分别将这两个4位BCD码输入译码器II(),由译码器II进行译码，为数码管显示做好准备，并为数
5、码管提供驱动。最终实现4位二进制数的加法，并将结果用二位数码管显示。第二章单元电路设计及分析1、加法器的选择加法器有两种分别是串行进位加法器和超前进位加法器。串行进位加法器由全加器级联构成，高位的运算必须等到低位假发完成送来进位时才能进行。他虽然电路简单但是运算较慢,而且位数越多运行速度越慢T692就是这种。超进位加法器由逻辑电路根据输入信号同时形成各位向高位进位。使各位的进位直接由加数和被加数来决定，而不需要依赖低位进位，这就省去了进位信号逐级传送的时间，因为这个有点所以我们选取这种加法器！为使设计简单所以选取74L
6、S283型加法器。(1)半加器所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。Lco(b)符号(a)逻辑图(2)全加器AiBi(a)逻辑图(b)符号SiCi当多位数和加时，半加器可用于最低位求和，并给出进位数。第二位的相加有两个待加数Ai和Bi,还有一个来自前面低位送来的进位数Ci-E这三个数相加，得出本位和数(全加和数)Si和进位数Ci。这种就是“全加”。表2就是全加器的逻辑状态表。由表21)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。优点：电路比较简单。最
7、大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。图2.4四位串行进位并行加法器2)超前进位加法器为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。优点：与串行进位加法器相比，尤其是在位数较多的情况下，超前进位加法器的延迟时间大大缩短了。缺点：电路比较复杂。以下是超前进位加法器的工作原理：设定四位输入数据为A4,A3,A2,A1和B4,B3,B2,B1以及进位输入CO,四位输出S4,S3,S2,S1和一位进位C4输出。根据超前进位产生电路的形成条件可得出，只要满足以下两
8、条件中的任一个，就可形成进位Cl,(1)Al,B1均为1；(2)Al,B1任——个为1,且进位CO为1。由此可得:C1二A1B1+(Al+Bl)CO只要满足下述条件中的任一个即可形成C2,(1)A2,B2均为1；(2)A2,B2任一一个为1,且A1,B1均为1；(3)A2,B2任一一个为1,同时且A1,B1任意一个为1,且CO为1
