最新数字电路逻辑设计 教学课件 作者 张健 主编 吴凡 李小立 副主编 第六章（时序逻辑电路课件ppt.ppt

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1、数字电路逻辑设计教学课件作者张健主编吴凡李小立副主编第六章（时序逻辑电路）第六章时序逻辑电路6.1概述时序逻辑电路——任何一个时刻的输出值不仅取决于当时的输入信号变量，还与输入序列中前面若干时钟周期的取值有关。时序电路的特点：（1）含有具有记忆元件（最常用的是触发器）。（2）具有反馈通道。6.2时序逻辑电路分析一、同步时序逻辑电路的分析1．分析步骤归纳（1）列出时序电路的输出函数和存储电路的激励函数；（2）写出存储电路（例题采用触发器）的特性方程；（3）由（1）、（2）写出时序电路的状态方程；（4）列出状态转

2、换表；（5）画出状态转换图，根据需要画出工作时序波形图；（6）分析电路功能，给出电路功能描述。（6）由状态转换图可知，例6.1电路是一个用来检测输入序列X中是否含有4个及4个以上连1，每当检测到输入X序列为4个和4个以上的1时，电路的输出Z为1，否则Z为0。二、脉冲型异步时序逻辑电路分析例6.2试分析图6.4(a)所示异步时序行波计数器电路，CLK为输入，Q3Q2Q1为输出。解：（1）触发器的特性方程为（2）电路的状态方程为（3）我们由CLK的波形首先画出Q1的波形，又由Q1波形画出Q2波形，依此类推，画出输

3、出Q1、Q2、Q3工作时序波形。（4）根据工作时序波形图画出该电路的状态转换图，见图6.4（C）所示。由状态图可以看出，每来一个CP脉冲，电路的状态所表示的二进制数值就加“1”，因此，该电路是一种对CP脉冲的个数进行计数的异步计数器电路。三.电位（平）型异步时序电路分析例6.3试分析图6.5(a)所示基本RS触发器电路。解：将图6.5(a)所示电路两个反馈通道的时延集中表示在延时原件τ1、τ2上见图6.5（b）所示的等效电路。根据图6.5（b）可写出状态方程（也是输出方程）列出流程表如表6.2所示，流程表的每

4、一行对应一个内部状态（y1y2），每一列对应一个外部输入组合（），变量组合相邻之间仅一个变量不同。流程表中的每一格填入对应的状态变量（Y1Y2）。若电路处于（1，1，0，1）状态，见表中格c，显然（1，1，0，1）为稳定状态，故用圈围起。当输入由（1,1）变为（1，0），则状态进到格d（1，0，0，1），经τ延时后，进入表中格e（1，0，1，1），它仍是一个不稳定状态。再经τ延时后，进入表格f（1，0，1，0），它是一个稳定状态，电路维持此状态，直到输入信号再一次变化。6.3同步时序电路逻辑设计同步时序电路逻

5、辑设计是根据设计命题的要求，设计出符合其逻辑要求的工作时序波形，或设计出相应的状态转换图。从设计命题到状态转换图这一步是整个同步时序电路设计过程中的基础，也是最关键的一步。只有逻辑设计正确，以后各设计步骤才可能有效。所谓“逻辑设计”，即设计出合乎设计命题的状态转换图（并化简），为下一步电路提供设计基础。逻辑设计包含建立原始状态图、状态化简、状态编码等过程。例6.4按以下两种情况分别确定“101”码序列检测器的原始状态图。（1）“101”码序列中的码允许重复使用。如：输入X0011010110110输出Z000

6、0010100100（2）“101”码序列中的码不允许重复使用。如：输入X0011010110110输出Z0000010000100解：由题意（1），此码序列检测器状态应该随输入X的数码到来而变化，我们定义不同的状态来区分输入序列X的不同情况。欲检测3位长的码组，则检测器应记住前两位码输入情况，可定义以下状态：SO：前两位送来的码为00；S1：前两位送来的码为01；S2：前两位送来的码为10；S3：前两位送来的码为11；例6.4（1）原始状态图题（2）的原始状态转换图如下所示例6.4（1）原始状态表题（2）的

7、原始状态转换表如下所示2.状态化简原始状态图（表）中可能存在多余状态。若采用触发器来实现所设计的逻辑功能，从电路实现的最简的设计原则出发，应消除状态图（表）中多余的状态，将设计要求用最简状态图（表）表示。状态化简就是消除多余状态的过程。状态图之所以可以进行简化，是因为存在相互等价的状态。若定义Si、Sj分别作为现态，不论加入何种形式的相同的输入序列，电路均给出相同的输出序列，则称Si和Sj是等价状态，可记作Si≌Sj。可以把两两等价的多个状态集合为一个等价组。状态等价还具有传递性：若Si和Sj等价，Sj和Sk

8、等价，则Si和Sk等价。等价状态的条件及化简的方法两个或多个状态是否等价，必须满足以下条件：（1）在任意一种输入条件下，两个或多个状态对应的输出必须相同。（2）在任意一种输入条件下，这些状态对应的次态必须满足下列4条件之一：a、次态相同；b、保持现态不变；c、交换现状态；d、次态互为隐含条件。根据以上条件，我们在状态表中判别状态等价的常用方法是观察法和隐含表法。简单的时序电路状态图可以采用观察法化简