数字电路逻辑设计 教学课件 作者 张健 主编 吴凡 李小立 副主编第十章可编程逻辑器件.ppt

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1、第10章可编程逻辑器件10.1概述通用型逻辑器件专用集成电路ASIC（ApplicationSpecificIntegratedCircuit）可编程逻辑器件PLD（ProgrammableLogicDeviceEDA（ElectronicDesignAutomation）技术片上可编程系统SOPC（SystemOnaProgrammableChip）10.2PLD的发展进程和分类方法10.2.1PLD的发展进程可编程只读存储器PROM和可编程逻辑阵列PLA；可编程阵列逻辑PAL；通用可编程阵列逻辑GAL；复杂可编程逻辑器件CPLD和现场可编程门阵列

2、FPGA。10.2.2PLD的分类方法1.依据可编程逻辑器件的集成度分类2.依据互连结构分类确定型——用相同的互连线实现布线统计型——执行相同的功能，却能给出不同的布线模式，一般无法确切地预知线路的延时3.依据可编程特性分类一次可编程——PROM、PAL和熔丝型FPGA重复可编程——紫外线擦除的产品的编程次数一般在几十次的量级，采用电擦除方式的产品的编程的次数稍多些，采用E2CMOS工艺的产品，擦写次数可达上千次，而采用SRAM(静态随机存取存储器)结构，则被认为可实现无限次的编程。4.依据可编程器件的编程元件分类熔丝型开关——一次可编程，需要较大的

3、编程电流；可编程低阻电路元件——多次可编程，需要中等编程电压；EPROM编程元件——需要有石英窗口，紫外线擦除；EEPROM编程元件——可多次编程，电擦除；SRAM编程元件——可在线无限次编程。10.3PLD的电路表示方法和基本结构10.3.1PLD电路的表示方法10.3.2PLD电路中的与-或阵列器件名与阵列或阵列输出电路PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定GAL可编程固定可组态10.4通用阵列逻辑GAL10.4.1GAL的电路结构一个32×64位的可编程与逻辑阵列，形成64个乘积项每个乘积项有32个输入，64个乘积项通

4、过8×8个与门输出有8个输出逻辑宏单元OLMC，每个逻辑宏单元包含一个和与阵列固定连接的或阵列有10个输入缓冲器、8个三态输出缓冲器和8个反馈/输人缓冲器10.4.2GAL16V8的逻辑宏单元OLMCSYNACOAC1(n)XOR(n)工作模式输出极性备注101×专用输入模式—1和11脚为数据输入三态门禁止11000001专用组合输出地电平有效高电平有效1和11脚为数据输入三态门总是选通11111101选通组合输出地电平有效高电平有效1和11脚为数据输入第一乘积项作为三态门选通信号00111101时序电路中的组合输出地电平有效高电平有效1脚接CP，1

5、1脚接，至少有另一个OLMC为寄存器输出模式00110001寄存器输出地电平有效高电平有效1脚接CP，11脚接OLMC的5种工作模式10.5复杂可编程逻辑器件（CPLD）10.5.1MAX7000系列器件的基本结构10.5.2MAX7000系列器件的逻辑宏单元结构10.6现场可编程门阵列（FPGA）10.6.1FPGA的基本工作原理采用的是可编程的查找表LUT(LookUpTable)结构，一个LUT就是一个逻辑函数发生器，是FPGA中可编程的最小逻辑单元。大多数的FPGA都采用静态随机存储器SRAM来构成逻辑函数发生器。一个N输入查找表可以实现任意

6、N输入变量的组合逻辑函数。利用N输入查找表实现输入多于N的逻辑函数时，必须使用几个N输入查找表实现。10.6.2FLEX10K系列器件的基本结构本章小结GAL采用E2CMOS制作工艺和可编程与阵列、固定或阵列两级阵列结构，并且在器件内配置了输出逻辑宏单元。CPLD采用E2CMOS集成工艺和各种分区阵列结构构成大规模、高密度可编程逻辑器件。FPGA是除CPLD外的另一大类高密度PLD可编程逻辑器件。它采用SRAM制造工艺具有在线可编程的能力，现在已成为热门的ASIC产品。