实验一、8位加法器的设计

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1、EDA技术实验报告题目实验一、8位加法器的设计学生姓名学号10100140所在学院物理与电信工程学院专业班级物理101班9一、实验原理基本原理：调用库（USEIEEE.STD_LOGIC_ARITH.ALL）直接进行算术运算，以实现加法器功能，从而不用去编写全加器，即程序尽量简单化。并用函数CONV_INTEGER(D)把输入的8位二进制数转换成整形数，再相加以十进制数在数码管上显示出来。加法信号由（ST）控制，ST接一个正脉冲信号，当来一个下降沿时，就读进第一个8位二进制数，再来一个下降沿时就执行加法功能，前后两个8位二进制数相加。进程process（p）就是把三位十进制数的百位、十位

2、、各位分别取出来，再转换成4位逻辑位矢量。一个简单加法器，能够实现加法运算并显示结果，在按键控制下，由开关变量以二进制(不超过8位)的形式送入加数和被加数，但必须以十进制的形式显示，按下加法按键后，以十进制方式显示结果。根据要求首先加法器中必须有二进制（8位）转换成十进制电路，其次加法器中需要用开关变量来控制加数和被加数的输入，再次输入的二进制加数和被加数必须经过转换成十进制后显示，最后加法完成结果以十进制显示。其二进制（8位）全为1时转换成十进制表示为255，先设三位分别表示十进制数的百位、十位和个位。将二进制数分别减去100的二进制数，循环直至二进制数小于100，百位循环一次加一，根

3、据同样的道理得出十位和个位。加数和被加数的输入和显示，利用高低电平控制显示器，当电平为高电平时显示加数和被加数的和，利用选择器来分别选择输出显示，当低电平时分别显示输入的二进制加数和被加数。加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。9并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。程序总体设计

4、框图如图2.1所示：数字显示电路动态扫描显示电路8位二进制加法器输入图2.1程序总体设计框图9二、单元电路设计一个简单8位加法器，能够实现加法运算并显示结果，在按键控制下，由开关变量以二进制(不超过8位)的形式送入加数和被加数，但必须以十进制的形式显示，按下加法按键（ST）后，以十进制方式显示结果。调用库（USEIEEE.STD_LOGIC_ARITH.ALL）直接进行算术运算，以实现加法器功能，从而不用去编写全加器，即程序尽量简单化。并用函数CONV_INTEGER(D)把输入的8位二进制数转换成整形数，再相加以十进制数在数码管上显示出来。加法信号由（ST）控制，ST接一个正脉冲信号，

5、当来一个下降沿时，就读进第一个8位二进制数，再来一个下降沿时就执行加法功能，前后两个8位二进制数相加。进程process（p）就是把三位十进制数的百位、十位、各位分别取出来，再转换成4位逻辑位矢量。8位二进制加法器电路如图3.1所示：图3.1八位二进制加法器电路图8位二进制加法器程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;9USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYadder_8ISPORT(ST:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR

6、(7DOWNTO0);BAI:OUTSTD_LOGIC_VECTOR(3DOWNTO0);SHI:OUTSTD_LOGIC_VECTOR(3DOWNTO0);GE:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDadder_8;ARCHITECTUREBHVOFadder_8ISSIGNALA,B,C,P,Q:INTEGERRANGE0TO999;BEGINPROCESS(ST)BEGINQ<=CONV_INTEGER(D);IFST'EVENTANDST='1'THENP<=Q+P;ELSEP<=P;ENDIF;ENDPROCESS;PROCESS(P)BEGINA

7、<=P/100;B<=(PMOD100)/10;C<=PMOD10;BAI<=CONV_STD_LOGIC_VECTOR(A,4);9SHI<=CONV_STD_LOGIC_VECTOR(B,4);GE<=CONV_STD_LOGIC_VECTOR(C,4);ENDPROCESS;ENDBHV;程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.A