EDA技术及应用课程设计.doc

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1、中南林业科技大学课程设计报告设计名称：EDA技术及应用课程设计姓名：学号：专业班级：电子信息工程一班院（系）：计算机与信息工程学院设计时间：2010年1月7日星期五设计地点：中南林业科技大学电子信息楼指导教师评语：成绩：签名：年月日目录一、题目…………………………………………………………二、任务与要求（老师完成）……………………………………三、实验仪器·········································四、课程设计原理分析及相关知识概······················

2、1.分频模块···························································2.秒模块··················································3.分模块·················································4.小时模块和12小时、24小时切换模块·······················5.动态数码管扫描和整点报时模块·······················

3、·····五、实验步骤……………………………………………………·1.文本编辑各子模块程序··············································2.建立工作库文件夹，输入设计项目原理图或VHDL代码并存盘············3.将以上模块生成元器件···············································4.建立新的工程,将各个模块的元器件用原理图连接，进行编译···············5.进行波形仿真并画出仿真图·······

4、····································6.分配管脚，并画出管教分配图·········································7.程序下载并执行····················································六、体会与收获·······································一、实验题目用EDA层次化设计方法，即VHDL文本描述和原理图描述结合设计一个数字钟。二、任务与要求1.数字显示当

5、前的小时、分钟、秒钟，可以整点报时；2.可以切换为12小时计时显示和24小时计时显示；3.一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数；4.一个功能键，用于切换不同状态：计时、调时、调分、调秒、调小时制式。三、实验仪器PC机、QuartusII软件、FPGA开发板一、课程设计原理分析及相关知识概述1分频模块CLK50M是开发板时钟信号，先将时钟信号进行分频，送出clk，2hz，作为计时信号，clk1为1khz，作为扫描显示信号2秒模块CLK是时钟

6、信号,RESET是复位信号,SETMIN为分钟设置信号,ENMIN作为下一模块分钟设计的时钟信号,DAOUT输出信号最后接在动态译管码芯片上,得出实验要求的秒显示：3分模块CLK接秒模块中的ENMIN信号,RESET同样是复位信号,ENHOUR作为下一模块小时(12与24)的时钟信号,DAOUT输出信号最后接在动态译码管芯片上.得出实验要求得分钟显示：4.时模块和12小时、24小时切换模块系统需要一个模12、模24和一个二选一数据选择器来实现12和24的切换，复位键无效后，模12和模24计数器同时计数，模1

7、2和模24由同一个分钟的进位作为输入，由数据选择器选择模12或模24输出，到数码管显示。5动态数码管扫描模块数码管的动态扫描需要一个将八位的输入转化为四位的输出，还有一个三位的输出，用来作为动态数码管选择器的输入。五、实验步骤1.各模块程序：1）用文本输入法实现信号分频,程序如下:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinisport(clk50M:instd_logic;clk1,cl

8、k:outstd_logic);end;architectureartoffenpinissignalclk_data:std_logic;signalclk_da:std_logic;beginprocess(clk50M)variablecount:integerrange0to49999;beginifclk50M'eventandclk50M='1'thenifcount=49999thencount:=