《EDA技术及应用课程设计》报告

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1、《EDA技术及应用课程设计》报告系别：专业班级：学生姓名：指导教师：（课程设计时间：年月日——年月日）。。。。。。。。。。。。。校-11-秒表是人们日常生活中常用的测时仪器，它能够简单的完成计时、清零等功能，从一年一度的校际运动会到NBA、世界杯、奥运会，都能看到秒表的身影。1.系统设计要求学习使用EDA集成设计软件MaxplusⅡ设计一个计时范围为0.01秒～1小时的数字秒表，能够精确反映计时时间，并完成复位、计时功能。秒表计时的最大范围为1小时，精度为0.01秒。秒表可得到计时时间的分、秒、0.1秒等度量，且各度量单位间可正确进位。当复位清零有效时，秒表清零并做好计时准备。任何情况下，

2、只要按下复位开关，秒表都要无条件的进行复位操作，即使在计时过程中也要无条件的清零。了解全过程中VHDL程序的基本结构，掌握使用ＥＤＡ工具设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。根据电路持点，用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；考虑软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合等问题。2.系统设计方案根据上述设计要求，可以预先设计若干个不同进制的计数器单元模块，然后将其进行例化组合来得到数字秒表系统。要满足数字秒表的精度，首先要获得精确的计时基准信号，

3、这里的系统精度要求为0.01秒，因此必须设置周期为0.01秒的时钟脉冲。1/100秒、秒、分等计时单位之间的进位转换可以通过不同进制的计数器实现，我们分别设计十进制计数器和六进制计数器，每位计数器均能输出相应计时单位计数结果，其中，十进制计数器可以实现以0.01秒、0.1秒、1秒和1分为单位的计数，六进制计数器可以实现以10秒、10分为单位的计数，把各级计数器级联，即可同时显示百分秒、秒和分钟。停止和启动功能可以通过计时使能信号完成。信号有效时正常计时，否则没有脉冲输入到计数器，从而停止计时。因为一旦按下复位清零开关数字秒表就无条件清零，因此其优先级必须高于计时使能信号。3.各模块VHDL

4、源程序3.1.3MHz→100Hz分频器的源程序fenpin.VHDlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;-11-entityfenpinisport(clk:instd_logic;clk_out:outstd_logic);end;architectureartoffenpinissignalcount:integerrange0to29999;signalclk_data:std_logic;beginprocess(clk,count)beginifclk'eventandclk=

5、'1'thenifcount=29999thencount<=0;clk_data<=notclk_data;elsecount<=count+1;endif;endif;clk_out<=clk_data;endprocess;endart;此处用到了分频比为30000的分频器，用来将3MHz的脉冲分成100Hz，也就是当clk经过30000个脉冲的时候，clk_out才会出现1个100Hz的计数脉冲其仿真时间较长，且此种情况下clk给定波形已无法看清，不易获得获得clk_out的完整清晰波形。此处采取等比缩放替代的方式来对上述分频比为30000的分频器源程序进行波形仿真验证，分频比等比

6、缩小为30后的仿真波形如下图1所示。图1-11-3.2六进制计数器源程序cnt6.VHDlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt6isport(clk:instd_logic;q:outstd_logic_vector(2downto0));endcnt6;architecturebehvofcnt6issignaltemp:std_logic_vector(2downto0);beginprocess(clk)beginifclk'eventandclk='1'theni

7、ftemp="101"thentemp<="000";elsetemp<=temp+1;endif;endif;endprocess;-11-q<=temp;endbehv;以上为六进制计数器源程序，基本原理是在clk时钟上升沿（clk'eventandclk='1'）时，temp开始进行累加计数（temp<=temp+1），当temp="101"，即为BCD数0101时，计数器利用temp<="000"进行清零。如此0