EDA秒表实验报告.doc

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1、《EDA课程设计——秒表》题目数字秒表学院信息学院专业电子信息工程班级11电子A姓名朱彦杰学号指导教师凌朝东课题名称秒表完成时间11.28指导教师凌朝东学生姓名朱彦杰班级11电子A总体设计要求和技术要点设计要求：5.秒表，难度系数0.9要求：计时范围为0∼59分59秒，精度为百分之一秒；能同时显示分秒信息（LED数码管）。技术要点：1．利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该秒表计时范围为0秒~59分59.99秒，显示的最长时间为59分59秒，计时精度为10毫秒以内，具有复位功能。2.秒表有共有6个输出显示

2、，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出。一、系统组成模块连接图和系统框图分频器十进制计数器时钟频率十进制计数器十进制计数器六进制计数器十进制计数器六进制计数器输出到LED开始清零二、模块器件及其程序1、分频模块及其程序本模块实现脉冲分频，本实验使用的EP2C5T144C8的频率计进行50MHz分频产生100HZ的脉冲。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.AL

3、L;ENTITYfenpinISPORT(CLK:INSTD_LOGIC;OUTCLK:outstd_logic);ENDfenpin;ARCHITECTUREbehavOFfenpinISBEGINPROCESS(CLK)variablecnt:integerrange0to;BEGINIFCLK'EVENTANDCLK='1'THENifcnt=thencnt:=0;outclk<='1';elsecnt:=cnt+1;outclk<='0';endif;ENDIF;ENDPROCESS;ENDbehav;2、十进制程序产生

4、99毫秒、秒的低位、分的低位的功能。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(CLK,CLR,EN:instd_logic;CQ:outstd_logic_vector(3downto0);COUT:outstd_logic);endcnt10;architecturebehavofcnt10isbeginprocess(CLK,CLR,EN)variablecqi:std_logic_vecto

5、r(3downto0);beginifCLR='1'thencqi:=(others=>'0');elsifCLK'eventandCLK='0'thenifEN='1'thenifcqi<9thencqi:=cqi+1;elsecqi:=(others=>'0');endif;endif;endif;ifcqi=9thenCOUT<='1';elseCOUT<='0';endif;CQ<=cqi;endprocess;endbehav;3、六进制程序产生秒的高位、分的高位libraryieee;useieee.std_logi

6、c_1164.all;useieee.std_logic_unsigned.all;entitycnt6isport(CLK,CLR,EN:instd_logic;CQ:outstd_logic_vector(2downto0);COUT:outstd_logic);endcnt6;architecturebehavofcnt6isbeginprocess(CLK,CLR,EN)variablecqi:std_logic_vector(2downto0);beginifCLR='1'thencqi:=(others=>'0');

7、elsifCLK'eventandCLK='0'thenifEN='1'thenifcqi<5thencqi:=cqi+1;elsecqi:=(others=>'0');endif;endif;endif;ifcqi=5thenCOUT<='1';elseCOUT<='0';endif;CQ<=cqi;endprocess;endbehav;三、系统仿真1、六进制仿真图2、十进制仿真图3、分频器仿真图由于采用50Mhz频率仿真时间太长，效果不好，这里采用1Khz频率分频（分频器参数已改为1Khz对应的）得到不错的仿真图。更改的参

8、数为两个“10”，（variablecnt:integerrange0to10;BEGINIFCLK'EVENTANDCLK='1'THENifcnt=10then）要更改的参数=对应的频率(1000)Hz/100=104、系统仿真图5、硬件实现四、使用说明PI