eda实验报告模版-数字秒表

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1、河北科实验12级电信专业122班姓名郑振兴同组人实验名称实验四数字秒表实验类型设计型技大学报告学号382015年6月10日指导教师于国庆成绩批阅教师一、实验目的（1）掌握VHDL语言的模块化编程风格。（2）掌握加减法计数及特殊进制的设计原理。（3）熟悉if嵌套语句的应用。二、实验原理：作为秒计数器的系统时钟512Hz,秒表计数为两位BCD计数，具有减计数和加计数功能，计数结果为0〜59,具有进位和借位输出，一位同步使能控制端（暂停）输入和一位异步复位输入端；对计数结果采用动态扫描的方法显示。时钟输入选择试验箱CP1；暂停、复位和加/减计数分别

2、选择KCK16,进位输出和借位输出分别选择实验箱L1〜L16中不同颜色的灯，两组BCD计数结果分别显示到Ml、M2两个数码管上。三、实验内容及步骤1.打开MUXPLUSIIVHDL编辑器,完成七段译码显示的设计。包括VHDL程序输入、编译、综合。设计总框图：秒表主程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC」164.ALL;USEIEEE.STD丄OGIC_UNSIGNED.ALL;ENTITYmiaobiaoISPORT(EN,RESET,CLK1,MJA,MJN:INSTD_LOGIC;CJE,CJN:OUTSTD_

3、LOGIC;A,B:OUTSTD_LOG1C_VECTOR(3DOWNTO0));ENDmiaobiao;ARCHITECTUREbehaveOFmiaobiaoISBEGINPROCESS(EN,RESET,MJA,MJN,CLK1)VARIABLEMH,ML:STD_LOG1C_VECTOR(3DOWNTO0);VARIABLEJN,JE:STD_LOGIC;BEGINTFRESET」1'THENMH:二〃0000〃；ML:二〃0000〃；JE:二'O';JN:=，O,;ELSIFCLKrEVENTANDCLK1=1'THENIFEN=，1

4、'THENMH:二MH;ML:=ML;ELSIFEN二'0，THENIFMJA二'fTHENTFML二〃1001〃THENML:=〃OOOO〃；JE:」O';JN:二'1’；IFWI二〃0101〃THENMil:二〃0000〃；JN:二T';JE:」0‘；ELSEMH:=MH+1;JN:=0?;ENDIF;ELSEML:=ML+1;JN:='O';ENDIF;ENDIF;TFMJN=VTHENIFML二〃0000〃THENML:二〃1001〃；JN:二'O';JE:二'1';IFMH二〃0000〃THENMH:二〃0101〃；JE:二T;JN:

5、」0‘;ELSEMH:=MH-1;JE:=;ENDIF;ELSEML:二ML-1;JEUO';ENDIF;ENDIF;A<=ML;B<=MH;CJN<=JN;CJE<=JE;ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTUREbehave;动态扫描程序：LIBRARYIEEE;USEIEEE.STD_L0GIC_1164.ALL;USETREE.STD_LOGIC_UNSTGNED.ALL;USEIEEE.STD_LOGIC_ARITII.ALL;ENTITYdongtaisaomiaoISPORT(CLK128:INS

6、TD_LOGIC;ML,MH:INSTD_L0GIC_VECT0R(3DOWNTO0);DATA:OUTSTD_LOGIC_VECTOR(3DOWXTO0);WELA:OUTSTD_LOGIC_VECTOR(1DOWNTO0))；ENDENTITYdongtaisaomiao;ARCHITECTUREbehaveOFdongtaisaomiaoISSIGNALCOUNT:STD_LOGIC_VECTOR(1DOWXTO0);BEGINWELA〈二COUNT;PROCESS(CLK128)BEGINIFCLK128,EVENTANDCLK128二

7、'1'THENIFCOUNT〉二〃10〃THENCOUNT〈二〃00〃；ELSECOUNT<=COUNT+1;ENDIF;ENDIF;CASECOUNTISWHEN〃10〃二〉DATA〈二MH;WHEN，，01，，=>DATA<=ML;WHENOTHERS二〉DATA〈二〃0000〃;ENDCASE;ENDPROCESS;2、建立仿真波形•文件，使用MAXPLUSIISimulator功能进行功能仿真。仿真结果如下:目标器件选择与管脚锁定并重新编译、综合、适配。3、FPGA型号：EP1K100QC208-3引脚绑定：a>chip=shuzizh

8、ong;OutputPin=195b>chip=shuzizhong;OutputPin=193c>chip=shuzizhong;OutputPin