数电444培训讲学.ppt

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1、数电444则电路的连线图如图4.3.25所示4.3.3数据选择器74LS1381619874LS25316198实验指导书P164-165138及253的内部电路图实验内容要画原理图要画原理图4.3.4加法器P192加法运算的基本规则：（1）逢二进一。（2）两个数的最低位相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。11011001+举例：A=1101,B=1001,计算A+B0110100114.3.4加法器一

2、、1位加法器1.半加器半加器是只考虑两个1位二进制数相加，不考虑低位的进位。其真值表为输出端的逻辑式为输入输出ABSCO0000011010101101其逻辑电路及逻辑符号如图4.3.26所示4.3.4加法器图4.3.26半加器得逻辑电路及逻辑符号逻辑电路逻辑符号2.全加器全加器除了加数和被加数外，还要考虑低位的进位。其真值表如右表其输出端的逻辑式为：4.3.4加法器输入输出ABCISCO0000000110010100110110010101011100111111由半加器组成的全加器的逻辑电路和逻

3、辑符号如图4.3.27所示4.3.4加法器双全加器74LS183的内部电路是按下式构建的，如图4.3.27所示(P194）4.3.4加法器图4.3.27二、多位加法器1.串行进位加法器图4.3.28所示电路为4位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。4.3.4加法器两个多位二进制数相加，必须利用全加器，1位二进制数相加用1个全加器，n位二进制数相加用n个全加器。只要将低位的进位输出接到高位的进位输入图4.3.28串行进位加法器结构简单，但运算速度慢。应用在对运算速度要求不高

4、的场合。T692就是这种串行进位加法器。图4.3.284.3.4加法器输出逻辑式为2.超前进位加法器为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（CarryLook－ahead）加法器，也成快速进位（Fastcarry）加法器。4.3.4加法器输入输出ABCISCO0000000110010100110110010101011100111111由全加器真值表可知，高位的进位信号的产生是在两种情况下：①在A·B＝1；②在A＋B＝1且

5、CI＝1。故向高位的进位信号为设Gi＝AiBi为进位生成函数，Pi＝Ai＋Bi为进位传递函数，则上式可写成4.3.4加法器和为：74LS283就是采用这种超前进位的原理构成的4位超前进位加法器，其内部电路如图4.3.29所示4.3.4加法器图4.3.29P196以i＝0和i＝1为例4.3.4加法器(A0+B0)(A0B0)(A1+B1)(A1B1)(A0B0)(A0+B0)(A1B1)(A1+B1)((A0+B0)+(A0B0)CI)逻辑图形符号如图4.3.30所示。超前进位加法器提

6、高了运算速度，但同时增加了电路的复杂性，而且位数越多，电路就越复杂。其中：A3~A0为一个四位二进制数的输入；B3~B0为另一个二进制数的输入；CI为最低位的进位；CO是最高位的进位；S3~S0为各位相加后的和。4.3.4加法器三、用加法器设计组合逻辑电路如果能将要产生的逻辑函数能化成输入变量与输入变量相加，或者输入变量与常量相加，则用加法器实现这样逻辑功能的电路常常是比较简单。例4.3.7利用4位超前进位加法器74LS283器件组成的电路如图4.3.31所示，试分析电路所能完成的逻辑功能。4.3.4

7、加法器解：写出各输入端的逻辑式4.3.4加法器则当Y7＝0时，74LS283(1)：A3＝0,A2＝D6，A1=D5，A0＝D4，74LS283(2)：A3＝D3,A2＝D2，A1=D1，A0＝D0，CI=0,做加法后和为Y7～Y0=0D6~D0.4.3.4加法器则当Y7＝1时，74LS283(1)：A3＝1,A2＝D6，A1=D5，A0＝D4，74LS283(2)：A3＝D3,A2＝D2，A1=D1，A0＝D0，CI=1,做加法后和为Y7～Y0=1D6~D0+1,4.3.4加法器故

8、此电路是一个带符号位的二进制求补码电路，Y7为符号位，输入二进制数码为D6~D0.例4.3.8将BCD的8421码转换为余3码4.3.4加法器输入输出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100解：其真值表如右表所示，则故实现的电路如图4.3.32所示图4.3.323.3.5数值比较器实现比较两个数值大小的逻辑电路即