第5章VHDL设计进阶.ppt

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1、EDA技术实用教程第5章VHDL设计进阶5.1数据对象5.1.1常数5.1数据对象5.1.2变量5.1数据对象5.1.3信号5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4进程中的信号赋值与变量赋值5.1数据对象5.1.4

2、进程中的信号赋值与变量赋值5.2VHDL设计实例及其语法内涵5.2.1含同步并行预置功能的8位移位寄存器设计5.2VHDL设计实例及其语法内涵5.2.1含同步并行预置功能的8位移位寄存器设计5.2VHDL设计实例及其语法内涵5.2.2移位模式可控的8位移位寄存器设计接下页5.2VHDL设计实例及其语法内涵接上页5.2VHDL设计实例及其语法内涵5.2.2移位模式可控的8位移位寄存器设计5.2.3位矢中‘1’码个数统计电路设计5.2VHDL设计实例及其语法内涵5.2.3位矢中‘1’码个数统计电路设计5.2VHDL设计实例及其语法内涵5.2.3位矢中‘1’码个数统计电路设计LOOP语句的常用表达

3、方式有两种：（1）单个LOOP语句（2）FOR_LOOP语句5.2VHDL设计实例及其语法内涵5.2.3位矢中‘1’码个数统计电路设计5.2VHDL设计实例及其语法内涵5.2.4三态门设计5.2VHDL设计实例及其语法内涵5.2.4三态门设计5.2VHDL设计实例及其语法内涵5.2.5双向端口的设计方法5.2VHDL设计实例及其语法内涵5.2.5双向端口的设计方法5.2VHDL设计实例及其语法内涵5.2.5双向端口的设计方法5.2VHDL设计实例及其语法内涵5.2.5双向端口的设计方法5.2VHDL设计实例及其语法内涵5.2.5双向端口的设计方法5.2VHDL设计实例及其语法内涵5.2.5双

4、向端口的设计方法5.2.6三态总线电路设计5.2VHDL设计实例及其语法内涵5.2.6三态总线电路设计5.2VHDL设计实例及其语法内涵5.2.6三态总线电路设计5.2VHDL设计实例及其语法内涵5.2.7双边沿触发时序电路设计讨论5.3顺序语句归纳5.3.1进程语句格式5.3顺序语句归纳5.3.2进程结构组成进程说明部分定义一些局部量，可包括数据类型、常数、变量、属性、子程序等顺序描述语句信号赋值语句变量赋值语句进程启动语句子程序调用语句顺序描述语句进程跳出语句敏感信号参数表多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名5.3顺序语句归纳5.3.3进程要点1.PROCESS

5、为一无限循环语句2.进程中的顺序语句具有明显的顺序和并行双重性5.3顺序语句归纳5.3.3进程要点3.进程语句本身是并行语句5.3顺序语句归纳5.3.3进程要点4.信号可以是多个进程间的通信线5.一个进程中只允许描述对应于一个时钟信号的同步时序逻辑5.4并行赋值语句讨论5.5IF语句概述5.5IF语句概述5.5IF语句概述5.5IF语句概述5.6半整数与奇数分频电路设计5.6半整数与奇数分频电路设计接下页5.6半整数与奇数分频电路设计接上页5.6半整数与奇数分频电路设计5.7仿真延时5.7.1固有延时5.7仿真延时5.7.2传输延时5.7.3仿真5.8VHDL的RTL表述5.8.1行为描述

6、5.8VHDL的RTL表述5.8.1行为描述5.8VHDL的RTL表述5.8.2数据流描述5.8.3结构描述结构描述建模步骤如下：元件说明：描述局部接口。元件例化：相对于其他元件放置元件。元件配置：指定元件所用的设计实体。习题5-1什么是固有延时？什么是惯性延时？5-2是什么？在VHDL中，有什么用处？5-3哪些情况下需要用到程序包STD_LOGIC_UNSIGNED？试举一例。5-4说明信号和变量的功能特点，以及应用上的异同点。5-5什么是重载函数？重载算符有何用处？如何调用重载算符函数？5-6在VHDL设计中，给时序电路清零（复位）有两种不同方法，它们是什么，如何实现？5-7用

7、循环语句设计一个7人投票表决器，及一个4位4输入最大数值检测电路。5-8从不完整的条件语句产生时序模块的原理看，例5-7和例5-10从表面上看都包含不完整条件语句，试说明，为什么它们的综合结果都是组合电路。5-9设计一个求补码的程序，输入数据是一个有符号的8位二进制数。习题5-10设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0。5-11用原理图或VHDL输入方式分别设计一个周期性产生二进