时域时钟抖动分析.docx

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1、时域时钟抖动分析时域时钟抖动分析(一)新型的高速ADC都具备高模拟输入带宽(约为最大采样频率的3到6倍),因此它们可以用于许多欠采样应用中。ADC设计的最新进展极大地扩展了可用输入范围,这样系统设计人员便可以去掉至少一个中间频率级,从而降低成本与功耗。在欠采样接收机设计中必须要特别注意采样时钟,因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR)的主要原因。本系列文章共有三部分,“第1部分”重点介绍如何准确地估算某个时钟源的抖动,以及如何将其与ADC的孔径抖动组合。在“第2部分”中,该组合抖动将用于计算ADC的SRN,然后将其与实际测

2、量结果对比。“第3部分”将介绍如何通过改善ADC的孔径抖动来进一步增加ADC的SNR,并会重点介绍时钟信号转换速率的优化。采样过程回顾根据Nyquist-Shannon采样定理,如果以至少两倍于其最大频率的速率来对原始输入信号采样,则其可以得到完全重建。假设以100MSPS的速率对高达10MHz的输入信号采样则不管该信号就是位于1到10MHz的基带(首个Nyquist区域),还就是在100到110MHz的更高Nyquist区域内欠采样,都没关系(请参见图1)。在更高(第二个、第三个等)Nyquist区域中采样,一般被称作欠采样或次采样。然而,在ADC前面要求使用

3、抗混叠过滤,以对理想Nyquist区域采样,同时避免重建原始信号过程中产生干扰。,图1100MSPS采样的两个输入信号显示了混叠带来的相同采样点时域抖动仔细观察某个采样点,可以瞧到计时不准(时钟抖动或时钟相位噪声)就是如何形成振幅变化的。由于高Nyquist区域(例如,f1=10MHz到f2=110MHz)欠采样带来输入频率的增加,固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差(噪声)。另外,图2表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说,转换速率直接影响ADC中时钟电路的触发阈值。图2时钟抖动形成更多快速输入信号振幅

4、误差如果ADC的内部时钟缓冲器上存在固定数量的热噪声,则转换速率也转换为计时不准,从而降低了ADC的固有窗口抖动。,窗口抖动与时钟抖动(相位噪声)没有一点关系,但就是这两种抖动分量在采样时间组合在一起。图3还表明窗口抖动随转换速率降低而增加。转换速率一般直接取决于时钟振幅。时钟抖动导致的SNR减弱有几个因素会限制ADC的SNR,例如:量化噪声(管线式转换器中一般不明显)、热噪声(其在低输入频率下限制SNR),以及时钟抖动(SNRJitter)(请参见下面方程式1)。SNRJitter部分受到输入频率fIN(取决于Nyquist区域)的限制,同时受总时钟抖动量tJitter的限制,其计算

5、方法如下:SNRJitter[dBc]=-20×log(2π×fIN×tJitter)(2),利用固定数量的时钟抖动,SNR随输入频率上升而下降。图4正如我们预计的那样描述了这种现象,其显示了400fs固定时钟抖动时一个14位管线式转换器的SNR。如果输入频率增加十倍,例如:从10MHz增加到100MHz,则时钟抖动带来的最大实际SNR降低20dB。如前所述,限制ADCSNR的另一个主要因素就是ADC的热噪声,其不随输入频率变化。一个14位管线式转换器一般有~70到74dB的热噪声,。我们可以在产品说明书中找到ADC的热噪声,其相当于最低指定输

6、入频率(本例中为10MHz)的SNR,其中时钟抖动还不就是一个因素。让我们来对一个具有400fs抖动时钟电路与~73dB热噪声的14位ADC进行分析。低输入频率(例如:10MHz等)下,该ADC的SNR主要由其热噪声定义。由于输入频率增加,400-fs时钟抖动越来越占据主导,直到~300MHz时完全接管。尽管相比10MHz的时域时钟抖动分析SNR,100MHz输入频率下时钟抖动带来的SNR每十倍频降低20dB,但就是总SNR仅降低~3、5dB(降至69、5dB),因为存在73-dB热噪声(请参见图5):现在,很明显,如果ADC的热噪声增加,对高输入频率采样时时钟抖动便非常重要。例如一个

7、16位ADC具有~77到80dB的热噪声层。根据图4所示曲线图,为了最小化100MHz输入频率SNR的时钟抖动影响,时钟抖动需为大约150fs或更高。,确定采样时钟抖动如前所述,采样时钟抖动由时钟的计时不准(相位噪声)与ADC的窗口抖动组成。这两个部分结合组成如下:我们在产品说明书中可以找到ADC的孔径口抖动(aperturejitter)。这一值一般与时钟振幅或转换速率一起指定,记住这一点很重要。低时钟振幅带来低转换速率,从而增加窗口抖动。