第11章-Verilog仿真验证.ppt

第11章-Verilog仿真验证.ppt

ID:59604934

大小:2.00 MB

页数:64页

时间:2020-11-15

第11章-Verilog仿真验证.ppt_第1页
第11章-Verilog仿真验证.ppt_第2页
第11章-Verilog仿真验证.ppt_第3页
第11章-Verilog仿真验证.ppt_第4页
第11章-Verilog仿真验证.ppt_第5页
资源描述:

《第11章-Verilog仿真验证.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、第11章Verilog仿真验证11.1Verilog仿真方法与仿真流程11.1Verilog仿真方法与仿真流程11.2使用ModelSim进行仿真11.2使用ModelSim进行仿真1.启动ModelSim11.2使用ModelSim进行仿真2.建立仿真工程项目11.2使用ModelSim进行仿真2.建立仿真工程项目11.2使用ModelSim进行仿真3.编译仿真文件11.2使用ModelSim进行仿真3.编译仿真文件11.2使用ModelSim进行仿真3.编译仿真文件11.2使用ModelSim进行仿真4.装载仿真模块和仿真库5.执行仿真11.2使用Mo

2、delSim进行仿真5.执行仿真11.2使用ModelSim进行仿真5.执行仿真11.3系统任务、系统函数和预编译语句1.函数$display11.3系统任务、系统函数和预编译语句1.函数$display11.3系统任务、系统函数和预编译语句2.函数$write11.3系统任务、系统函数和预编译语句2.函数$write11.3系统任务、系统函数和预编译语句3.函数$strobe和$monitor11.3系统任务、系统函数和预编译语句4.任务$finish和$stop11.3系统任务、系统函数和预编译语句5.函数$time11.3系统任务、系统函数和预编译语

3、句6.文件系统函数和系统任务11.3系统任务、系统函数和预编译语句6.文件系统函数和系统任务11.3系统任务、系统函数和预编译语句6.文件系统函数和系统任务11.3系统任务、系统函数和预编译语句6.文件系统函数和系统任务`define宏定义`include文件包含11.4基本元件与用户自定义元件(UDP)11.4.1基本元件及其用法11.4基本元件与用户自定义元件(UDP)11.4.1基本元件及其用法1.and、nand、or、nor、xor和xnor2.buf与not3.bufif1、bufif0、notif1和notif011.4基本元件与用户自定义元

4、件(UDP)11.4.1基本元件及其用法11.4基本元件与用户自定义元件(UDP)11.4.1基本元件及其用法1.pullup和pulldown2.pmos、nmos、rnmos和rpmos3.cmos和rcmos4.tran和rtran11.4基本元件与用户自定义元件(UDP)11.4.1基本元件及其用法5.tranif0、rtranif0、tranif1和rtranif111.4基本元件与用户自定义元件(UDP)11.4.1基本元件及其用法11.4基本元件与用户自定义元件(UDP)11.4.1基本元件及其用法11.4.2用户自定义元件(UDP)11.4

5、基本元件与用户自定义元件(UDP)11.4.2用户自定义元件(UDP)11.4基本元件与用户自定义元件(UDP)11.4.2用户自定义元件(UDP)11.4基本元件与用户自定义元件(UDP)11.4.2用户自定义元件(UDP)11.4基本元件与用户自定义元件(UDP)11.4.2用户自定义元件(UDP)11.4基本元件与用户自定义元件(UDP)11.4.2用户自定义元件(UDP)11.4.2用户自定义元件(UDP)11.4基本元件与用户自定义元件(UDP)11.4.2用户自定义元件(UDP)11.5延时模型11.5.1#延时11.5延时模型11.5.2门延

6、时11.5延时模型11.5.3延时说明块11.6Verilog其他仿真语句11.6.1initial语句11.6Verilog其他仿真语句11.6.1initial语句11.6Verilog其他仿真语句11.6.2fork-join块语句11.6Verilog其他仿真语句11.6.2fork-join块语句11.6Verilog其他仿真语句11.6.2fork-join块语句11.6.2fork-join块语句11.6Verilog其他仿真语句11.6.2fork-join块语句11.6Verilog其他仿真语句11.6.3wait语句11.6Verilo

7、g其他仿真语句11.6.4force、release语句11.7仿真激励信号的产生11.7仿真激励信号的产生1.方法一11.7仿真激励信号的产生1.方法一11.7仿真激励信号的产生1.方法一11.7仿真激励信号的产生2.方法二11.8VerilogTestBench(测试基准)11.8VerilogTestBench(测试基准)11.9Verilog数字系统仿真习题11-1简述Verilog仿真流程。11-2试举例说明$display、$monitor、$strobe之间的差别。$time与$stime有什么差别?11-3试用UDP构建3选1多路选择器。1

8、1-4如何生成时钟激励信号?什么是TestBench?11-5如何

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。