NC-Verilog仿真技巧

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1、提高NC-Verilog仿真效率的技巧本文回顾了一些NC-Verilog的命令行选项，并说明这些选项如何影响仿真效率。同时，我们也展示了一些技巧，以帮助用户的NC-Verilog在最大效率下仿真一个设计和测试平台。文中的命令行选项语法采用单步启动的方式（ncverilog+），这些选项也适合多步启动模式（ncvlog,ncelab,或ncsim）。 安装最新发布的软件首先确认你是否安装了最新的CadenceLDV版本。自动1996年发布第一版NC-Verilog以来，我们的研发队伍一直把仿真器的仿真效率作为重点来研究。在

2、后来推出的新版本里，不断按各种设计风格优化仿真器，因此使用最新版本是最有利的。直到2002年2月，最新版本是LDV3.4（s1）。使用NC-Verilog内置的profilerNC-Verilog在仿真引擎内开发了一个profiler工具。该工具每秒中断仿真器100次，并将终端时的结构记录下来，生成一个日志文件。日志文件里列出了被中断次数最多的模块、代码行和结构类型。这些信息可以帮助你诊断是哪些代码或模块在仿真时耗费了最多的时间。通过修改这些模块，就能提升仿真效率。Profiler功能很容易启动，并对仿真只产生非常小的影响。%ncveri

3、log+ncprofileor%ncsim–profilesnapshot_name在仿真结束时，profiler会创建一个日志文件（ncprof.out），文件里列出了profile运行的细节。关于如何利用profiler日志文件，可参考Cadence在线文档（CadenceNC-VerilogSimulatorHelp,Version3.4,Chapter14）。禁止时序验证来提升效率缺省情况下，如果在设计中考虑了时序，NC-Sim将进行标准延迟格式（SDF）的全时序标注（a

4、nnotation），并在仿真时检查时序。在进行功能验证时，如果你不需要仿真时序，就可以通过禁止一些时序检查功能来提高NC-Sim的仿真速度。这样虽然不能验证时序，但是提高了仿真效率，减少了仿真内存需求。下面是一些用来禁止时序检查的一些命令行。%ncverilog+delay_mode_distributed+notimingcheck +noneg_tchk或%ncelab–delay_modedist–notimingchecks–noneg_tchk下面还列出了关于时序的全局选项：ncverilogoption           

5、                     ncelaboption+nonotifier                                        -nonotifier                   Disablesnotifierregister+notimingcheck                                 -notimingchecks         Disablestimingcheck+delay_mode_unit                            

6、-delay_modeunit       Delay1simulationtimeunit+delay_mode_zero                            -delay_modezero     Zerodelay+delay_mode_distributed                  -delay_modedist      IgnoresspecifyblockdelaysCadenceLDV3.3（2001年7月）增加了通过一个时序控制文件来为各个模块设置时序选项的功能。你可以模块为单位来设置是否进行

7、时序检查，是否允许I/O路径延迟、端口延迟、库单元延迟和全时序检查。时序控制文件里要写明要配置的实例（instance）。命令行语法是：%ncverilog+nctfile或%ncelab–tfilesnapshot_name 时序控制文件的语法在Cadence在线文档（CadenceNC-VerilogSimulatorHelp,Version3.4,Chapter8）中可以找到。提高SDF的精度时序信息通过SD

8、F文件传递给一个设计。在LDV3.1以前的版本里，缺省的SDF精度是10ps。从LDV3.1开始，所有的时序宽度（包括小于10ps的）都允许使用，这样仿真的时序结果更加精确，但是仿真变得更慢。