verilog 波形仿真实例

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1、VerilogHDL波形仿真实例1.建立工程如下moduleand3_df(x1,x2,x3,z1);inputx1,x2,x3;outputz1;wirex1,x2,x3;//definesignalsaswirefordataflowwirez1;//continuousassignmentfordataflowassignz1=x1&x2&x3;endmodule2.如果是第一次使用modelsim，需要建立Quartusii12.0和modelsim的链接。具体操作为：QuartusII12.0->Tools->option->EDAToolopti

2、ons再选择自己的软件和对应的安装文件夹，如下3.建立测试文件（testbench）可以自己写，也可以用quartusII自己生成（生成的只是模版，功能需要自己添加），注：testbench的输出为要测试文件的输入，即测试文件是为要测试文件产生信号用的，因此testbench的input为reg变量，输出为wire变量，具体操纵如下Processing->start->strattestbenchTemplatewriter然后会出现建立成功的提示，4．打开测试文本，添加测试的信号功能（注：上步生成的文件后缀为.vt,在所建工程下的simulationmo

3、delsim下面）。4.添加信号功能如下。`timescale1ns/1psmoduleand3_df_vlg_tst();//constants//generalpurposeregisters//========================regx1;//inputsareregfortestbenchregx2;regx3;//wireswirez1;//outputsarewirefortestbench//============================//assignstatements(ifany)and3_dfi1(//port

4、map-connectionbetweenmasterportsandsignals/registers.x1(x1),.x2(x2),.x3(x3),.z1(z1));initialbegin:APPlicable//codethatexecutesonlyonce//insertcodehere-->begin//=============================================reg[3:0]invect;//testinvectfor(invect=0;invect<8;invect=invect+1)begin{x1,x2,

5、x3}=invect[3:0];#10$display("x1x2x3=%b,z1=%b",{x1,x2,x3},z1);end//==============================================//-->endendendmodule6.复制测试文件模块名（供下步添加testbenchname用）添加测试文件。操作如下assignment->setting->7.开始仿真Tools->run->simulationtool8结果（若没有自动运行，需按simulation和addwave）