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时间:2020-09-18
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1、ASIC设计流程谭科民2019年8月16日1.可行性研究2.系统设计3.模块设计4.系统整合5.验证6.预布局布线7.后仿真8.布局布线9.流片10.测试11.量产1.可行性研究市场成本设计能力1.1设计能力设计人员数字电路模拟电路混合电路软硬件2.系统设计设计方式功能设计模块划分2.1设计方式自主开发产品替代FPGA转换2.2功能设计ZPC01芯片:1.网同步功能2.系统定时功能3.RF控制功能4.QPSKModem控制接口功能5.网络接口功能6.DSP接口功能7.基带数据收发功能8.CPU接口功能9.测试支持功能2.3模块划分ZPC01芯片的模块:1BOOTD
2、EC2DSPDECREG3QPSKCLOCK4TIMING5UINT6QPSKSR7ADSAMPLE8CPUDECREG9RECRFPLL10TEST3.模块设计电路设计代码实现功能验证电路综合综合后的功能验证3.1电路设计功耗电路面积可测性3.1.1功耗通过适当的电路设计,可以减小电路的功耗。3.1.2电路面积尽量调用加工厂家的宏单元在保证逻辑的情况下,尽量简化电路。3.1.3可测性扫描链计数器常数的补值3.2代码实现//--=======================ZTEICCO.LTD.==============================--//
3、//InformationcontainedinthisConfidentialandProprietaryworkhasbeenobtainedbyZTEICCO//LTD。ThisSoftwaremaybeusedonluasauthorizedbyalicensingagreementfromLimited//COPYRIGHT(C)2019ZTEICDESIGNLimited//ALLRIGHTSRESERVED//Theentirenoticeabovemustbedisplayedonallauthorizedcopies.//Copiesmaybem
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5、sion:1.0//ThisVersion:1.1//Thismodulename:Adsample_rd_cs//Thisfilegeneratedby:Tankemin-2000/12/16//Thisfileupdatedby:Tankemin-2019/03/09//------------------------------------------------------------------------------//IncludedContentsinthisModule//Fileformat:Verilog//Includefilename(s
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