半导体物理版图设计.doc

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1、兰州交通大学集成电路版图设计题目集成电路版图设计学院电子与信息工程学院班级电子科学与技术1202班姓名汪逸钦学号指导教师汪再兴2015年7月5日至7月12日共1周目录一实验目的二实验原理1.CMOS2.CMOS与非门三实验过程1.CMOS2.CMOS与非门四实验结果1.CMOS2.CMOS与非门五实验总结一、实验目的1、通过本次实验，熟悉L-EDIT软件的特点，并掌握使用L-EDIT软件的流程和设计方法。2、了解集成电路工艺的制作流程，简单集成器件的工艺步骤，集成器件区域的层次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的设计含义和设计规

2、则。3、掌握数字电路的基本单元的CMOS的版图画法，并利用CMOS的版图设计简单的门电路，然后对其进行基本的DRC检查。4、利用CMOS版图，掌握基本与非门电路的设计。二、实验原理1.CMOS，全称ComplementaryMetalOxideSemiconductor，即互补金属氧化物半导体，是一种大规模应用于集成电路芯片制造的原料。采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管（MOSFET）集成在一块硅片上。该技术通常用于生产RAM和交换应用系统，在计算机领域里通常指保存计算机基本启动信息（如日期、时间、启动设置等）的RAM芯片。CMOS

3、由PMOS管和NMOS管共同构成，它的特点是低功耗。由于CMOS中一对MOS组成的门电路在瞬间要么PMOS导通、要么NMOS导通、要么都截至，比线性的三极管（BJT）效率要高得多，因此功耗很低。2.在图2.2所示电路中，uA、uB只要有一个为低电平0V，TN1、TN2中就总有一个截止，TP1、TP2中就总有一个导通，因此uY一定为高电平10V；只有当uA、uB同时为高电平10V时，TN1、TN2才会都导通，TP1、TP2才会都截止，uY才会为低电平0V。综上所述，可得如表2.2所示电平关系表。如果用A、B、Y分别表示uA、uB、uY，且采用正逻辑，则可得

4、如表2.2所示真值表。由表2.2可得Y=A•B。可见图3.23（a）所示电路实现了与非运算，是与非门电路。图2.2表2.2与非门逻辑真值表三、实验过程1.COMS①PMOS的设计：按照NWell层、PSelect层、Active层、Ploy层、Mental1层、Activecontact层的流程编辑PMOS组件。其中，NWell层宽为24个格点、高为15个格点，PSelect层宽为18个格点、高为10个格点，Active层宽为14个格点、高为5个格点，Ploy层宽为2个格点、高为20个格点，Mental1层宽为4个格点、高为4个格点，Activecont

5、act层宽为2个格点、高为2个格点。在设计各个图层时，一定要配合设计规则检查（DRC），参照设计规则反复修改对象。这样才可以高效的设计出符合规则的版图。利用L-Edit观察截面的功能来观察该布局图设计出的组件的制作流程与结果，单击命令行上的Cross-Selection按钮打开GenerateCross-Section对话框，在Processdefinitionfile文本框中输入..SamplesSPRexample1lights.xst文件，之后单击Pick按钮，在编辑画面选则要观察的位置，单击OK即可。PMOS组件的编辑结果以及截面观察图如

6、图所示。②NMOS的设计：按照NSelect层、Active层、Ploy层、Mental1层、Activecontact层的流程编辑NMOS组件。其中，NSelect层宽为18个格点、高为9个格点，Active层宽为14个格点、高为5个格点，Ploy层宽为2个格点、高为9个格点，Mental1层宽为4个格点、高为4个格点，Activecontact层宽为2个格点、高为2个格点。同样，利用L-Edit观察截面的功能来观察该布局图设计出的组件的制作流程与结果。NMOS组件的编辑结果及截面观察如图所示。③PMOS基板节点组件Basecontactp的设计：按照

7、NWell层、NSelect层、Active层、Mental1层、Activecontact层的流程编辑PMOS基板节点组件。其中，NWell层宽为15个格点、高为15个格点，NSelect层宽为9个格点、高为9个格点，Active层宽为5个格点、高为5个格点，Mental1层宽为4个格点、高为4个格点，Activecontact层宽为2个格点、高为2个格点。利用L-Edit观察截面的功能来观察该布局图设计出的组件的制作流程与结果。结果如图所示。④NMOS基板接触点组件Basecontactn的设计：按照PSelect层、Active层、Mental1层

8、、Activecontact层的流程编辑NMOS基板接触点组件。其中，PSele