数位电路期末考试卷

《数位电路期末考试卷》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、電機二乙數位電路設計期末考考卷學號：姓名電機三甲硬體描述語言期末考考卷學號：姓名1.如下VHDL程式請繪出輸出輸入方塊圖並清楚標示、功能真值表，並說明程式功能。（30分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;ENTITYexam1ISPORT(a,b:inSTD_LOGIC;y:outSTD_LOGIC);ENDexam1;ARCHITECTUREbehaviorOFexam1ISBEGINprocess(a,b)beginif(a=‘0’)or(b=‘0’)theny<=‘0’;els

2、ey<=‘1’;endif;Endprocess;ENDbehavior;輸出輸入方塊圖功能真值表程式功能：2.如下輸出輸入邏輯電路圖與部分VHDL程式，請完成VHDL空白程式。（30分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;ENTITYIC_1ISPORT(R,S:;Q:;END;ARCHITECTUREbehaviorOFIC_andISBEGINENDbehavior;23.如下之VHDL程式，請問執行後結果為：（20分）data0=。data1=。architectureBeha

3、vioralofex15aistypeROM_typeisarray(0to3)ofstd_logic_vector(7downto0);ConstantROM:ROM_type:=("00000001","00000010","00000100","00001000");begindata0<=ROM(1);data1<=ROM(3);endBehavioral;4.如下VHDL程式，請繪出執行後D0、D1、D2、y的波形圖。（20分）ARCHITECTUREbehaviorOFex2ISBEGIND1<=D0;D2<=no

4、tD1;process(CLK)beginif(CLK’event)and(CLK=‘0’)theny<=D0;D0<=input;endif;endprocess;ENDbehavior;2