实验九_步长可变的加减计数器.pdf

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1、⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新资料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯实验九步长可变的加减计数器一、实验目的1.掌握加减法计数器以及特殊功能计数器的的设计原理。2用VHDL语言设计多功能计数器。二、实验原理D触发器resetClk计数输出加法器步长计数分同步计数器和异步计数器，如果按工作原理和使用情况来分那就更多了。1.加减工作原理加减计数也称为可逆计数，就是根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1计数操作或者减1计数操作。2.变步长工作原理如步长为3的加法计数器，计数状态变化为0、3、6、9、12⋯⋯，步长值由输入端控制。在加法计数时，

2、当计数值达到或超过99时，在计数器下一个时钟脉冲过后，计数器清零；在减法计数时，当计数值达到或小于0时，在计数器下一个时钟脉冲过后，计数器也清零。三、实验内容1设计的计数步长可在0～79之间变化2通过仿真或观察波形图验证设计的正确性。3编译下载验证结果。四、设计提示1.注意IF语句的嵌套。2.注意加减计数状态的变化，计数值由9变0（加法）及由0变9（减法）各位的变化。由于计数器为十进制计数器，还应考虑进位或借位后进行加6及减6校正。五、实验报告要求1⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新资料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1.写出多模加减计数器的VHDL源程序。2

3、.叙述多模加减计数器的工作原理。SF=‘1’加标志，SF=’0’减标志3.画出计数器工作波形图.LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCHANGABLEISPORT(CLK,RESET,SF:INSTD_LOGIC;SIZE:INSTD_LOGIC_VECTOR(6DOWNTO0);DO:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDENTITYCHANGABLE;ARCHITECTUREC_SIZEOFCHANGABLEISSIGNALC_COUNT

4、:STD_LOGIC_VECTOR(6DOWNTO0);BEGINPROCESS(CLK,RESET,SF,SIZE)VARIABLETP:STD_LOGIC_VECTOR(6DOWNTO0);BEGINIF(RESET='1')THENC_COUNT<=(OTHERS=>'0');ELSIF(CLK'EVENTANDCLK='1')THENIF(SF='1')THENTP:=C_COUNT+SIZE;IF(TP>79)THENC_COUNT<=(OTHERS=>'0');ELSEC_COUNT<=C_COUNT+SIZE;ENDIF;ELSEIF(TP

5、T<=(OTHERS=>'0');ELSEC_COUNT<=C_COUNT-SIZE;ENDIF;ENDIF;ENDIF;DO<=C_COUNT;ENDPROCESS;ENDARCHITECTUREC_SIZE;2⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯最新资料推荐⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3