实验二模可变计数器

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1、南昌大学实验报告学生姓名:学号:专业班级:屮兴101班实验类型:口验证□综合■设计□创新实验日期:2012、10、18成绩:实验二模可变计数器的设计一、实验目的1.学习计数器的VHDL设计、波形仿真和硬件测试;2.学会自己设计程序;3.学会设计模可变计数器:4.学习多层次设计方法。二、实验内容与要求1.计设置一位控制模的位M,要求M=0:模23计数;当M=l:模109计数。2.计数结果用静态数码管显示,一个四位二进制表示(T9屮的一个数;3.给出此项设计的仿真波形;4.应用实验装置验证此计数器的功能。三、实验思路1.按照实验要求,本实验可分为四个模块进

2、程:分频、模23与109计数转换、数码管控制、七段译码。2.模可变计数器原理:即在原有的模值计数器上加入模值转换功能3.计数器的数码管显示需注意十位和百位的进位即:当个位数的数值为9的下一个脉冲来时转换为,同时向十位进一,转换的算法为:9(1001)+7(0111)=0(0000),并进一位;当数值为99时,用同样的方法转换:153(10011001B,数码管显示99)+103(01100111B)=100(000100000000);4.要求分别实现模23和模109的计数,因此我分别用buffer变量GW、SW、BW代表个位、十位、百位。还有一个控制

3、模的位M,当M为0时实现模23计数,只川到GW和SW分别为个位和十位计数;当M力1时实现模109计数,用GW、SW、BW分别为个位十位和百位计数。由于端口不能参与运算,因些在结构体中定义了selO、sell、sel2三个buffer变量,分别用来对应SEL(O)、SEL(l)、SEL(2);在程序的最后用端口接收信号。5.进程敏感信号为RSTENM三个,当RST为低电平,EN为高电平时则计数,否则不计数。6.位选信号的设置:用整形变量CNT8分别使不同的位选信号对应不同的输入,而得到不同输出。对应关系:表一位选信号Sel2sellsel00000010

4、10OilDQ7Q6Q5Q4se]2selIselO100101110111DQ3Q2Q1Q07.模23与模109计数转换思路框图:幵ftcm?J-Jz_JOKMML?否J-0>TOIF拌列扩1IFJ153P坊图一思维框图四.实现方法一:原理图输入法设计(自己独立完成)1.建立文件夹建立自己的文件夹(目录),如c:myeda,进入Windows操作系统•QuartusII不能识别中文,文件及文件夹名不能用中文。2.原理图设计输入打开QuartusTT,选菜单File—>New,选择“DeviceDesignFile->BlockDiagram->Sc

5、hematicFile”项。点击“OK”,在主界面中将打开“BlockEditor”窗口。(1)分频器模块:(实体名为CLKDIV)--时间:2012年9月28号--版本:7.0•-功能:分频器(100分频)LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;USEIEEE.STDLOGICARITH.ALL;USEIEEE.STDLOGICUNSIGNED.ALL;ENTITYCLKDIVIS—定义实体名为CLKDIVPORT(CLK:INSTDJLOGIC;--输入信号为自带时钟CLK_DIV:OUT5丁0_1/)01(2);

6、~输出信号为分频后的时钟信号ENDCLKDIV;ARCHITECTURERT1OFCLKDIVISSIGNALDATA:INTEGERRANGE0TO100;--实现100分频SIGNALCLKTEMP:STDLOGIC;BEGINPROCESS(CLK)BEGINIFRISING一EDGE(CLK)THENIF(DATA=100)THENDATA<=0;CLKTEMP<=NOTCLKTEMP;ELSEDATA<=DATA+1;ENDIF;ENDIF;CLKDIV<=CLKTEMP;ENDPROCESS;ENDRT1;(2)计数模块:(实体名为COUN

7、T)count—■—X—CLKCQ1[3..O]RSTCQ2[3..0JENCQ3[3..O1MCOUTinst--吋间:2012年9月28号--版本:7.0--功能:模可变计数器LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;USEIEEE.STDLOGICUNSIGNED.ALL;ENTITYcountISPORT(CLK,RST,EN,M:INSTD_LOGIC;--输入变量为CLK、复位信号:RST、使能端信号:EN、--以及模变转换信号:MCQ1,CQ2,CQ3:OUTSTD_LOGIC_VECTOR(3DOWNTO

8、0)输出信号为计数的个、十、百位COUT:OUTSTD_LOGIC);-count为进位位EN

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