第八讲动态时序逻辑电路ppt课件.ppt

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1、第八讲动态时序逻辑电路天津大学电信学院电子科学与技术系史再峰TJU.ASICCenter---ArnoldShi动态Latch和RegisterT1T2I1I2QQMDC1C2!clkclkclk!clk!clkclkmastertransparentslaveholdmasterholdslavetransparentmasterslave建立时间tsu=维持时间thold=传输延时tc-q=tpd_tx02tpd_inv+tpd_tx（只需8个晶体管，节省功耗和提高性能，甚至可只用NMOS实现）TJU.ASICCenter---Ar

2、noldShi动态Latch和Register特点比静态Latch和Register简单基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）“不破坏地”读信息：因此需要输入高阻抗的器件TJU.ASICCenter---ArnoldShi动态FF的时钟重叠T1T2I1I2QQMDC1C2!clkclkclk!clk!clkclk0-0重叠竞争限制条件toverlap0-0

3、clk1tnon_overlapT1T2I1I2QQMDC1C2clk1!clk1clk2!clk2mastertransparentslaveholdmasterholdslavetransparentTJU.ASICCenter---ArnoldShi动态latch和寄存器的问题高阻抗的内部动态节点易受噪声源的干扰漏电影响了低功耗（例如停止时钟以节省功耗）技术内部动态节点的电压并不跟踪电源电压的变化，从而降低噪声容限D!clkclk解决办法：增加一个弱反馈反相器这会增加抗噪声能力，但会增加延时除高性能数据通路外，一般均应使寄存器成为

4、伪静态的或静态的TJU.ASICCenter---ArnoldShi更精确的setuptime分析tc2q（时钟至输出时间（tD2Q数据与时钟之间的时间）TJU.ASICCenter---ArnoldShiSetuptime的三种定义方法tsu为使寄存器出错的最小Datatoclock时间tsu=min{tDQ}=min{tDC+f(tDC)}tsu为使ClocktoQ的时间增加一固定的百分比（5％）ClocktoQ的时间及Setup时间与Clock及data变化的方向和斜率有关TJU.ASICCenter---ArnoldShiSet

5、upTime图解时钟到达前Latch的电路状态(Setup-1情形):TJU.ASICCenter---ArnoldShiSetup/HoldTime图解时钟到达前Latch的电路状态(Setup-1情形):TJU.ASICCenter---ArnoldShiSetupTime图解时钟到达前Latch的电路状态(Setup-1情形):TJU.ASICCenter---ArnoldShiSetupTime图解时钟到达前Latch的电路状态(Setup-1情形):TJU.ASICCenter---ArnoldShiSetupTime图解时钟

6、到达前Latch的电路状态(Setup-1情形):TJU.ASICCenter---ArnoldShiHoldTime图解Hold-1case0TJU.ASICCenter---ArnoldShiHoldTime图解Hold-1case0TJU.ASICCenter---ArnoldShiHoldTime图解Hold-1case0TJU.ASICCenter---ArnoldShiHoldTime图解Hold-1case0TJU.ASICCenter---ArnoldShiHoldTime图解Hold-1case0TJU.ASICCen

7、ter---ArnoldShiC2MOS主从正沿触发寄存器clk!clk!clkclkQMC1C2QDM1M3M4M2M6M8M7M5主级从级!clkclk主级transparent从级hold主级hold从级transparentononoffoffononoffoff一种对时钟偏差不敏感的方法TJU.ASICCenter---ArnoldShiC2MOSFF0-0重叠时的情况00QMC1C2QDM1M4M2M6M8M5!clkclk!clkclk只要时钟边沿的上升时间和下降时间足够小，钟控CMOS寄存器对时钟的0-0重叠是不敏感的T

8、JU.ASICCenter---ArnoldShiC2MOSFF0-0重叠时的情况11QMC1C2QDM1M2M6M5!clkclkM3M7!clkclk1-1重叠的限制条件toverlap1-1