计算机组成与系统结构实验课件.ppt

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1、《计算机组成与系统结构》实验一运算器设计与仿真一、实验目的理解并掌握运算器的基本电路结构及其设计方法，学会使用VerilogHDL对电路进行行为建模、结构建模以及仿真测试。二、实验内容利用VerilogHDL设计一个运算器模型，并进行仿真测试。要求该运算器的字长为32位，能够实现加法、减法、逻辑与、逻辑或四种运算，并产生N(结果为负)、Z(结果为零)、V(结果溢出)、C(进位)四个标志位。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。三、实验环境PC机1台、Modelsim仿真软件1套。四、实

2、验步骤1、电路结构设计ALU的电路图OP<1:0>A<31:0>B<31:0>OP<0>OP<0>OP<1>A<31:0>Y<31:0>B<31:0>A<31:0>Y<31:0>B<31:0>and2*32or2*32SSA1<31:0>A0<31:0>Y<31:0>mux2*32A1<31:0>A0<31:0>Y<31:0>mux2*32零判断ZS<31:0>a<31:0>s<31:0>b<31:0>subCVs<31>NVCOP<1:0>00AND01OR10ADD11SUBabcisco1位全加器逻辑表达式：

3、S=abci+abci+abci+abci=abciCo=abci+abci+abci+abci=ab+aci+bciADD1abscicoADD1abscicoADD1abscicoADD1abscicocoa<3:0>b<3:0>a<0>a<1>a<3>a<2>b<0>b<1>b<3>b<2>s<0>s<1>s<3>s<2>s<3:0>sub其中：Sub=0,做加法，Sub=1,做减法。2、建立Verilog模型参见Modelsim中的相关设计文件。3、设计测试文件参见Modelsim中的测试文件。注意：测试的

4、完备性。4、将设计文件和测试文件输入Modelsim仿真工具，并进行编译和功能仿真。5、观测仿真波形图，分析结果是否正确。若有错误，则修改设计文件或测试文件，重新编译和仿真。五、实验结果参见Modelsim中的波形图和下表。序号输入数据仿真结果正确结果仿真结果的正确性1a=32'h4540_2251;b=32'hA520_4232;op=2'b00S=?n=?z=?v=?c=?S=?n=?z=?v=?c=?正确或错误？23《计算机组成与系统结构》实验二存储器设计与仿真一、实验目的理解并掌握寄存器堆的基本电路结构及其

5、设计方法，学会使用VerilogHDL对电路进行行为建模、结构建模以及仿真测试。二、实验内容利用VerilogHDL设计一个寄存器堆模型，并进行仿真测试。要求该寄存器堆具有32个32位的寄存器，并具有2个读端口和1个写端口。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。三、实验环境PC机1台、Modelsim仿真软件1套。四、实验步骤1、电路结构设计N1<4:0>DI<31:0>ND<4:0>N2<4:0>WECLKN1<4:0>DI<31:0>ND<4:0>N2<4:0>WECLKQ1<31

6、:0>Q2<31:0>Q1<31:0>Q2<31:0>寄存器堆外框图d<31:0>cecr0q<31:0>d<31:0>cr1q<31:0>d<31:0>cecr2q<31:0>d<31:0>cecr3q<31:0>d<31:0>cecr4q<31:0>d<31:0>cec…q<31:0>d<31:0>cecr30q<31:0>d<31:0>cecr31q<31:0>cea0a1a2a3a4ed0d1d2d3d4…d30d31ND<4:0>ND<0>ND<1>ND<2>ND<3>ND<4>WECLKCLRN2<4:

7、0>N1<4:0>DI<31:0>N1<0>N1<1>N1<2>N1<3>N1<4>N2<0>N2<1>N2<2>N2<3>N2<4>A0<31:0>A1<31:0>A2<31:0>A3<31:0>A4<31:0>…A30<31:0>A31<31:0>Y<31:0>Q1<31:0>A0<31:0>A1<31:0>A2<31:0>A3<31:0>A4<31:0>…A30<31:0>A31<31:0>Y<31:0>Q2<31:0>Mux32*32Mux32*32寄存器堆内部结构图2、建立Verilog模型参见Model

8、sim中的相关设计文件。3、设计测试文件参见Modelsim中的测试文件。注意：测试的完备性。4、将设计文件和测试文件输入Modelsim仿真工具，并进行编译和功能仿真。5、观测仿真波形图，分析结果是否正确。若有错误，则修改设计文件或测试文件，重新编译和仿真。五、实验结果参见Modelsim中的波形图和下表。序号输入数据仿真结果正确结果仿真结果的正确性1re