计算机组成与系统结构专题实验一

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1、计算机组织与结构专题实验报告学生姓名专业/班级学号所在学院指导教师提交日期-7-存储器设计与实现一.实验目的学习和掌握存储器的工作原理、工作时序和具体操作；进一步熟悉开发平台和VHDL语言的使用。二.实验要求1.写出实现以上功能的器件的VHDL代码并反映出设计思路（利用流程图、状态图等）。2.记录和分析读写存储器时的仿真波形，存储器的读写周期（时序）。3.记录设计和调试过程。三.实验原理主存储器包括存储体，各种逻辑部件及控制电路等。存储体由许多存储单元组成，每个存储单元又包含若干个存储元件，每个存储元件能寄

2、存以为二进制代码“0”或“1”。在主存当中，每个存储单元都有其地址号，以方便实现按地址存取。MAR是存储器地址寄存器，用来存放与访问的存储单元的地址，其位数对应存储单元的个数。MDR是存储器数据寄存器，用来存放从存储体某单元取出的代码或者贮备往某存储单元存入的代码，其位数与存储子长相等。当要从存储器读出某一信息字时，首先由CPU将该字的地址送到MAR，经地址总线送至主存，然后发读命令。主存接到读命令后，得知需将该地址单元的内容读出，便完成读操作，将该单元的内容读至数据总线上，至于该信息由MDR-7-送至什么

3、地方，这已不是主存的任务，而是由CPU决定的。若要想主存存入一个信息字时，首先CPU将该字所在的主存单元的地址经MAR送到地址总线，并将信息字送入MDR，然后向主存发些命令，主存接到写命令后，便将数据线上的信息写入到对应地址线指出的主存单元中。译码驱动能把地址总线送来的地址信号翻译成对应存储单元的选择信号，该信号在读写电路的配合下完成对备选中单元的读写操作。存储芯片通过地址总线，数据总线和控制总线与外部连接。地址线是单向输入的，其位数与芯片容量有关。数据线是双向的，其位数与芯片可读出或写入的数据位数有关。地

4、址线和数据线的位数共同反映存储芯片的容量。控制线主要有读/写控制线与片选线两种。读/写控制线决定芯片进行读/写操作，片选线用来选择存储芯片。由于存储器是由许多芯片组成，需用片选信号来确定哪个芯片被选中。四.设计思路与源代码1.设计思路：在VHDL语言的基础上，我们先对存储器的对外接口进行分析，确定其数据线和地址线的根数，以及为实现存储和访问而必须存在的读写控制信号，之后再根据存储器的读写时序来访问存储器。基本设计流程如下：确定存储器类型→确定地址数据宽度→确定时序和控制信号→模拟仿真-7-2.源代码：LIB

5、RARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYRAMISPORT(address:instd_logic_vector(7downto0);data_in:instd_logic_vector(7downto0);write,read,cs:instd_logic;data_out:outstd_logic_vector(7downto0);clock:instd_logic);ENDRAM;ARCHITEC

6、TUREbehaveofRAMISSUBTYPEbyteisstd_logic_vector(7downto0);typememoryisarray(0to255)OFbyte;signalsram:memory;beginwrite_op:process(write)--写进程beginif(clock'eventandclock='1')then--写的时候不读，不能同时读写if(cs='1'andread='0'andwrite='1')thensram(conv_integer(address))<

7、=data_in;endif;ENDIF;ENDprocess;read_op:process(cs,read)--read进程beginifcs='1'andread='1'thendata_out<=sram(conv_integer(address));elsedata_out<=(others=>'Z');--其他情况输出高阻态ENDIF;ENDPROCESS;ENDBEHAVE;-7-五.实验步骤1.将设计在QuartusII下输入，编译并分配引脚。2.观察时序图看是否与预想符合。3.下载到硬件上

8、，打开片选，先打开开关，写入8位数据，给一个脉冲，然后打开读开关，看输出是否与输入相符。4.在电脑上进行模拟。六.实验现象1.引脚分配图：-7-2.时序图：但是我不明白为什么有时候生成时序图会出现一个短暂的低电平信号，如下图：-7-3.输入与输出图：当指定输入数据data_in为00001100时，先给一个写信号write，再在后面接一个读信号read将写rude信号读出来，然后我们发现在读信号还在继续的时候，数