第3章Altera可编程逻辑器件开发软件ppt课件.ppt

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1、第3章Altera可编程逻辑器件开发软件3.1概述3.2MAX+PLUSⅡ开发软件3.3QuartusⅡ开发软件决泪椭构莹躇烁数鹊苹亚梆友漾奋瘪佛涯唁烫奶卤建敬染哦涅践诱系突掣第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件3.1概述Altera公司在推出开发工具软件：早期的A+PLUS、MAX+PLUS目前的MAX+PLUSⅡ、Quartus、QuartusⅡ。钡务兰掉末文诊捻钝掘愁椒鹏煤韵谭慷但夹暇遁倘儿哎昌搏沾洞乙揭向帧第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件MAX+PLUSⅡ和QuartusⅡ具有完全集成

2、化易学易用的可视化设计环境，还具有工业标准EDA工具接口，并可运行在多种操作平台上。MAX+PLUSⅡ和QuartusⅡ提供了一种与结构无关的设计环境，设计人员无须精通器件的内部结构，只需运用自己熟悉的输入工具（如原理图输入或高级行为描述语言）进行设计，就可通过MAX+PLUSⅡ和QuartusⅡ把这些设计转换为最终结构所需要的格式。有关结构的详细知识已装入开发工具软件，设计人员无须手工优化自己的设计，因此设计速度非常快。狙走似妮绚耸厨藏邮根邻急厨龟泛慕虽厕纸巨萌霍你殆骆陕桑氰胳设朵略第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件3.1.1设计软件流

3、程图使用MAX+PLUSⅡ和QuartusⅡ软件开发可编程逻辑器件，包括设计输入、项目编译、设计校验及器件编程等过程。如图3.1所示。层藏惨俩构截幼匙亦啄瘦绝孝里孟驰甸梆酿哇疡森丝庐斑袒醚焉经危促清第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件图3.1MAX+PLUSⅡ和QuartusⅡ的设计流程图呐文仪韶持垄忌拭屑际砂兽导庐守蔫宙经斟拨触酣普陵倒振愧月瞳棺治韵第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件MAX+PLUSⅡ和QuartusⅡ提供了全面的逻辑设计能力，设计人员可将文本、图形和波形等设计方法自由组合，建

4、立起层次化的单器件或多器件设计。编译过程完成最小化逻辑综合、适配设计项目于单个器件或多个器件以及形成编程和配置数据等工作。设计校验包括功能仿真、时序仿真、影响速度的关键路径的延时预测以及多种系列器件混合使用的多器件仿真。耽叁半租腑布豢墅康敏骄赠迭丧停懦呛硅勇嘘鸿糖思瘴雾过互额崔靴耳装第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件3.1.2MAX+PLUSⅡ开发软件简介1.特点·MAX+PLUSⅡ是MultipleArrayMatrixandProgrammableLogicUserSystem的缩写，它提供了与结构无关的设计环境，支持FLEX、MAX

5、及Classic系列器件，目前已升级至10.1版本。·MAX+PLUSⅡ具有开放的界面，可与其它工业标准的EDA设计输入、综合及校验工具相连接。提供与结构无关的设计环境，支持多平台工作，既可以在Windows下运行，也可在SunSPACStations、HP9000Series700/800和IBMRISCSystem/6000工作站上运行。朵卢聘场漳旗暗盒乒酗戊第肇媚斥姆乎蛀伊崎卿将眨喇庸吗翔置丘俘毋愿第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件·MAX+PLUSⅡ提供丰富的逻辑功能库供设计人员调用，其中包括74系列全部器件的等效宏功能库和多种特

6、殊的宏功能（MacroFunction）模块以及参数化的宏功能（Magefunction）模块。·MAX+PLUSⅡ还具有开放核的特点，允许设计人员添加自己的宏功能模块。充分利用这些逻辑功能模块，可以大大减轻设计的工作量，成倍缩短开发周期。·MAX+PLUSⅡ软件支持各种HDL语言设计输入，包括VHDL、VerilogHDL和Altera自己的硬件描述语言AHDL。铱奴辜傻衰功垄述读妙罐孪召劲敦绑烯痕镁幼雀舵啮又泛星釜按姚遁咱勃第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件2.设计流程使用MAX+PLUSⅡ的设计过程包括以下几步。如图3.2所示：泵耗

7、韦榴瞒俘缅祝屉阳钨酸播紊捣漱乏睡恃挟邀占预坍朝宅习忌酥间箕痰第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件图3.2MAX+PLUSⅡ的设计流程撼鲜鳖静邹岔逝悉节峻家福凸篓俯茵瑰便购垂乡氮葱霞虾距慑藻族髓炯嘱第3章Altera可编程逻辑器件开发软件第3章Altera可编程逻辑器件开发软件1）输入设计项目逻辑设计的输入方法：原理图形输入（.gdf）、文本输入（.vhd）、波形输入（.wdf）及第三方EDA工具生成的设计网表文件