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时间:2020-04-21
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1、内蒙古工业大学信息工程学院xxxxx大学信息工程学院实验报告课程名称:CPLD/FPGA应用开发技术实验名称:组合逻辑电路的设计实验类型:验证性□综合性□设计性■实验室名称:信息学院机房班级:学号:姓名:组别:同组人:成绩:实验日期:2010年6月29日内蒙古工业大学信息工程学院预习报告成绩:指导教师审核(签名):年月日预习报告一、实验目的:1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。2、加深对EPLD设计全过程的理解。3、掌握组合逻辑电路的静态测试方法。二、实验设备:1、PC机2、EDA实
2、验箱(主芯片是ALTERAEPM7128SLC84-15)。三、实验内容:1、用VHDL语言输入法设计一个四舍五入判别电路,其输入为8421BCD码,要求当输入大于或等于5时,判别电路输出为1;反之为0。2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路,要求合任一开关,灯亮;断任一开关,灯灭。3、用VHDL语言输入法设计一个优先权排队电路。排队顺序为:A=1最高优先级B=1次高优先级C=1最低优先级要求输出端最高只能有一端为“1”,即只能是优先级较高的输入端所对应的输出端为“1”。四、实验步骤:1、
3、采用文本编辑器输入VHDL语言源程序,建立工程。2、编译。3、仿真。4、对芯片进行编程。5、根据管脚分配情况连线。(1)四舍五入判别电路的四个输入管脚分别与四个拨码开关相连,输出数据与LED灯相连。(2)开关控制电路的四个输入管脚分别与四个按键开关相连,输出管脚与LED灯相连。(3)优先权排队电路的A、B、C三个信号分别连三个按键开关,三个输出信号分别连三个LED灯相连。6、控制输入信号(按键或拨码开关),观察电路输出(LED灯的亮与灭)。五、实验报告要求:1、给出电路的VHDL描述、仿真结果。2、说明波形
4、图中输入数据的给定依据。3、说明物理连线情况以及物理连线与编译时进行管脚分配有何关系?内蒙古工业大学信息工程学院实验报告成绩:指导教师审核(签名):年月日实验报告一、实验结果分析:1.用VHDL语言输入法设计一个四舍五入判别电路,其输入为8421BCD码,要求当输入大于或等于5时,判别电路输出为1;反之为0。程序清单:内蒙古工业大学信息工程学院libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logi
5、c_unsigned.all;entitypan4_5isport(d:instd_logic_vector(3downto0);y:outstd_logic);endpan4_5;architecturebehaofpan4_5issignaldatain:integer;begindatain<=conv_integer(d);processbeginif(datain>=5)theny<='1';elsey<='0';endif;endprocess;endbeha;内蒙古工业大学信息工程学院仿真结果
6、:结果分析:由上图分析可知,d3,d2,d1,d0表示又BCD码表示的一位的十进制数。当d3,d2,d1,d0分别设为0110,转化为十进制数为6,(6>5)。则输出y为1。其他可以此类推得出结论。2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路,要求合任一开关,灯亮;断任一开关,灯灭程序清单:内蒙古工业大学信息工程学院libraryieee;useieee.std_logic_1164.all;entityddisport(a,b,c,d:instd_logic;clk:instd_logic;y
7、:outstd_logic);enddd;architecturebehaofddissignalq:std_logic;beginprocess(clk)beginif(clk'eventandclk='1')thenif(a='1')or(b='1')or(c='1')or(d='1')thenq<=notq;内蒙古工业大学信息工程学院endif;endif;endprocess;y<=q;endbeha;内蒙古工业大学信息工程学院仿真结果:结果分析:由上图易得出:在时钟上升沿前有高电平,则输出结果翻转
8、。代表若4个开关中有一个状态变化,则灯的状态也发生改变。3、用VHDL语言输入法设计一个优先权排队电路。排队顺序为:A=1最高优先级B=1次高优先级C=1最低优先级要求输出端最高只能有一端为“1”,即只能是优先级较高的输入端所对应的输出端为“1”。程序代码:内蒙古工业大学信息工程学院libraryieee;useieee.std_logic_1164.all;entitypaiduiisport(din:inst
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