上升沿触发的D触发器的设计.doc

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1、EDA实验报告书课题名称上升沿触发的D触发器的设计实验目的1.掌握采用VHDL语言设计常见时序逻辑电路的方法。2.进一步熟悉VHDL语言的常见语句。3.理解时钟信号和使能信号在VHDL语言中的表述方法。设计要求1、设计一个带使能信号的上升沿触发的D触发器。2、其中EN=1时触发器正常工作。设计思路D触发器的四个端口CLK,D,en,Q数据类型定义为STD_LOGIC,再根据各输入输出的功能编写程序。使上升沿触发，en为控制端。设计源程序源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfour1ISPORT(CLK,

2、DCHUFAQI,en:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDfour1;ARCHITECTUREBOFfour1ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIF(CLK'EVENTANDCLK='1')THENIF(EN='1')THENQ1<=DCHUFAQI;ENDIF;ENDIF;ENDPROCESS;Q<=Q1;ENDB;仿真波形图实验结果问题讨论试给出带有使能端的JK触发器设计程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYjkchfq

3、ISPORT(clk,j,k,q,en:INSTD_LOGIC;q*:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFjkchfqISSIGNALq1:STD_LOGIC;BEGINPROCESS(clk,q1)BEGINIF(clk'EVENTANDclk='1')THENIF(en='1')THENTHENq*<=(jandnotq)or(notkandq)ENDIF;ENDIF;ENDPROCESS;q<=q1;ENDARCHITECTUREbhv;教师评分操作成绩报告成绩教师签名日期