试用上升沿触发的jk触发器设计一时序电路

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1、贵州大学课程设计报告课程名称：试用上升沿触发的JK触发器设计一时序电路系部：电气工程及其自动化专业班级：XXX_______小组成员：_____XXX_______________指导教师：XXX_______完成时间：2010.1.11报告成绩：评阅教师日期数字电子技术基础课程设计报告一.设计要求试用上升沿触发的JK触发器设计一同步时序电路，其状态如图下图：（1）．要求电路使用的门电路最少二.设计的作用、目的掌握JK触发器的原理。1边沿JK触发器的结构与原理这种边沿触发器是利用门电路的传输延迟时间实现边沿触发的，电路结构如图1所示。这个电路包含一个由与或非门G1和G2组成的基

2、本RS触发器和两个输入控制G3和G4。而且，门G3和G4的传输时间大于基本RS触发器的翻转时间。设触发器的初始状态为Q=0、Q=1。CP=0时门B、、G3和G4同时被CP的低电平封锁。而由于G3和G4的输出P、两端为高电平，门A、是打开的，故基本RS触发器的状态通过A、得以保持。         图1边沿JK触发器CP变为高电平以后，门B、首先解除封锁，基本RS触发器可以通过B、继续保持原状态不变。此时输入为J=1、K=0，则通过门G3和G4的传输延迟时间后P=0、，门A、均不导通，对基本RS触发器的状态没有影响。当CP下降沿到达时，门B、立即被封锁，但由于门G3和G4存在传输

3、延迟时间，所以P、的电平不会马上改变。因此，在瞬间出现A、B各有一个输入端为低电平的状态，使，并经过使Q=0。由于G3的传输延迟时间足够长，可以保证在P点的低电平消失之前Q的低电平已反馈到了门A，所以在P点的低电平消失以后触发器获得的1状态将保持下去。经过G3和G4的传输延迟时间后，P和都变为高电平，但对基本RS触发器的状态并无影响。同时，CP的低电平已将门G3和G4封锁，J、K状态即使再发生变化也不会影响触发器的状态了。2特征表和特征方程触发器稳定状态下J、K、、之间的逻辑关系如特征表所示。JKQnQn+10　0　000　0　110　1　000　1　101　0　011　0　1

4、11　1　011　1　10特征表由特征表可得出特征方程：Qn+1=JQn+KQn3状态转换图和时序图边沿JK触发器的状态转换图和时序图如图2所示。图(a)为状态转换图，图(b)为时序图，边沿JK触发器在给定输入信号J、K和CP的作用下，Q1端输出为触发器时钟的动作沿是上升沿和Q2端输出为下降沿的波形。                   (a)                                                                 (b)         图2边沿JK触发器的状态转换图时序图3.,逻辑符号边沿JK触发器分上升边沿和下降边沿

5、两种，它的逻辑符号如图3所示，CP端有空心圆符号的是下降边沿，无空心圆符号的是上升边沿。               (a)上升边沿                                    (b)下降边沿          图3边沿JK触发器的逻辑符号4.集成边沿JK触发器(1)．TTL集成边沿JK触发器图4.21(a)是TTL集成边沿JK触发器74LS112引出端功能图。(2)．CMOS集成边沿JK触发器图4(b)是CMOS集成边沿JK触发器CC4027引出端功能图。                         (a)                    

6、                             (b)5.逻辑符号2.特征方程时序逻辑电路的分析和设计分析步骤：1、写出驱动方程（激励）2、每一级的状态转移方程；1、画出状态转移图。2、检查自启动情况。3、写出电路功能。4、画出电路设计步骤1、建立原始状态图和状态表2、状态简化（个人意见，这是数字电路设计中很麻烦的一步）3、状态分配（状态编码）4、选择存储器的类型，去定存储电路的激励输入5、求输出函数6、画逻辑图7．时序逻辑电路的特点：任一时刻输出状态不仅取决于当时的输入信号，还与电路原来的状态有关。因此时序电路中必须含有存储器件。8．时序逻辑电路的设计步骤一般为：设

7、计要求→原始状态转换图→状态化简→状态编码&触发器选择→激励表或状态方程→激励方程/输出方程→自启动检查→逻辑图。9．描述时序电路逻辑功能的方法有逻辑方程组、状态表、状态图和时序图等。10．时序逻辑电路的分析步骤一般为：逻辑图→时钟方程异步）、激励方程、输出方程→状态方程→状态转换表→状态转换图和时序图→逻辑功能。三.设计的具体实现1．系统概述触发器：触发器是构成时序逻辑电路的基本逻辑部件。¬它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；®当输入信号消失