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时间:2020-08-31
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1、第七讲CMOS逻辑单元PartIIASICChapter71信息科学与技术学院7.1CMOS时序逻辑单元7.2CMOS数据通路逻辑单元7.3CMOSI/O单元7.4系统设计基础内容ASICChapter72信息科学与技术学院7.1时序逻辑单元7.1.1锁存器a.结构:锁存器是基本时序逻辑单元之一,主要由反相器和传输门构成。其电路结构见图2.17。ASICChapter73信息科学与技术学院ASICChapter74信息科学与技术学院b.锁存器的工作过程:锁存器内部的正、负控制信号CLKP和CLKN通常由系统时钟通过两个反相器来控制。(1)当时钟从低变高时,传输门
2、TG1打开,TG2关断,D输入端的“1”经过倒相器I1变“0”后,通过TG1,再经反相器I2变成高电平“1”输出,将D端的信号传输到Q端。因为这时Q端信号跟随D端而变化,所以称锁存器是“透明”的。D、CLK、Q的时序见图中所示。ASICChapter75信息科学与技术学院(2)当CLK时钟变低,TG1关断,TG2开通,D端输入信号的通道被隔开。但由于关断前的D信号已经送到Q端,该输出的信号经反相器I3倒相后,通过TG2到达反相器I2的输入端,经I2再次倒相为原来状态,起到锁存信号的作用。时序逻辑因为有存储或记忆的特性而不同于组合逻辑单元。ASICChapter7
3、6信息科学与技术学院c.CMOS锁存器的时序和输出性能在图2.17中也画出了CMOS锁存器的工作时序。由于Q端输出不带缓冲器,且直接连到I3的输入端,Q端相当于一个存储节点。这种结构的锁存器由14个MOS管组成(3.5门)。如果需要加入缓冲器,并且带有QN端,就需要增加两个反相器,使整个锁存器由7个反相器和2个TG组成,共需要18个MOS管(4.5门)。ASICChapter77信息科学与技术学院由于上面的锁存器在时钟变高时可将D端的信号传输到Q端,所以称为高电平有效锁存器。如果将时钟反接,也可以构成低电平触发的锁存器。ASICChapter78信息科学与技术学
4、院7.1.2触发器a.结构:用两个锁存器可以构成触发器(图18a)。前级的锁存器为主锁存器,后级为从锁存器。这种主从触发器一般由9个反相器和4个传输门TG组成,共需要26个MOS管或6.5个门。由于在触发器的存储节点S后面加入缓冲器输出Q,和QN输出缓冲器,输出至Q端的延迟信号比QN端的信号要少延迟一个反相器的延迟时间。ASICChapter79信息科学与技术学院ASICChapter710信息科学与技术学院b.工作过程:当时钟输入为高电平时,传输门TG1和TG4导通,TG2和TG3关闭。这时主锁存器是透明的,D端的信号经反相器I1-TG1-反相器I2传输到M点
5、。但由于从锁存器与主锁存器断开且TG4导通,Q端仍锁存原来的输出状态。ASICChapter711信息科学与技术学院当时钟从高到低跳变时,传输门TG1、TG4关闭,TG2、TG3导通。主锁存器的值传送到从锁存器,TG2和反相器I2、I3把M点的信号锁存并经TG3送达Q端。这时M点的信号与D端隔断,D端的信号不影响M点的状态,锁存器输出端保持M端的电平。如果时钟再变高,从锁存器将锁存Q端的输出状态,主、从锁存器断开,D端状态将再次传送到主锁存器的M点。而Q端输出为次锁存器的原来输出。ASICChapter712信息科学与技术学院c.主从锁存器的工作时序见图2.18
6、d,这种触发器在时钟信号负跳变时改变输出状态,称为负边沿触发器。如果改变控制时钟的极性,该电路就可以变为正跳变触发器。在触发器的符号中,用小圈和小三角表示负跳变触发。ASICChapter713信息科学与技术学院时序图中还画出了对应的建立时间tsu、保持时间tH和时钟至Q端的延迟时间tPD的定义或说明。上述的D触发器是ASIC设计中最常用的一种类型,在一些ASIC库中,还有J-K触发器,R-S触发器等。ASICChapter714信息科学与技术学院7.1.3时钟控制反相器图2.19表示用反相器和传输门如何演变构成时钟控制器的过程。a.反相器和传输门单元结构图;b
7、.反相器和传输门的器件连接关系;c.将反相器到传输门输入的公共连接点断开后构成的时钟控制反相器。d.改进后时钟控制反相器的常用符号。ASICChapter715信息科学与技术学院ASICChapter716信息科学与技术学院显然,用时钟控制反相器可以替代锁存器和触发器中的反相器-TG对。可以把图2.18中的反相器-TG对用时钟控制反相器代替。该做法的主要优点是简化了版图设计过程,可以在版图上直接把4个晶体管设计在一起,省却了将反相器和TG单独设计时的两者之间的布局和连线。ASICChapter717信息科学与技术学院但是,时钟控制反相器可以替换2.18中的I1-
8、TG1、I3-TG2和I
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