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时间:2020-08-30
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1、实验二时序电路设计一.实验容使用Verilog语言完成一个时序电路模块的RTL设计,并为这个模块设计一个简单的testbench文件,并用ncverilog完成仿真过程,用拷屏的方法,完成WORD格式的实验报告,记录仿真结果的波形输出。二.时序电路模块设计要求(1)滤波器电路设计使用一个乘法器和一个加法器,设计完成一个五阶数字滤波器的设计,输入为串行数据X,复位信号RST,时钟信号CLK,使能信号EN,输出为串行数据信号Y,数据输出有效信号OEN。数字滤波器公式为:y(i)=a0+a1*x(i-1)+a2*x(i-2)+a3*x(i-3)+a4*x(i-4)
2、+a5*x(i-5)其中:a0=0.08a1=0.13a2=0.23a3=0.14a4=0.16a5=0.26用Verilog语言为这个滤波器设计一个testbench,要求输入激励X为随机数据输入。(2)接口设计为上述设计一个外部接口,可以通过该接口对滤波器的系数a0~a5进行改写,在上述testbench基础上,完成滤波器系数配置的配置验证,系数配置如下:a0=0.20a1=0.04a2=0.08a3=0.20a4=0.16a5=0.32三.实验过程(1)分析滤波器程序需要的模块:1)根据滤波器的公式,得知该程序需要一个乘法器模块2)i时刻输出与前5个时
3、刻的输入有关,因此需要6个寄存器用来保存x输入的值3)i时刻输出完成了5次乘法5次加法,因此需要一个变频器产生一个5倍频的时钟4)需要定义五个状态,每个状态实现相应的乘法和加法操作。(2)在给定a的5个值时出现一个问题,小数如何用二进制表示:将滤波器公式左右同时乘以2的八次方,即所有的二进制数值左移八位,此时系数均四舍五入保留整数位,转换成二进制形式即可。将最终的计算结果高八位赋值给y即为滤波器的输出。计算得:a0=00010100,a1=00100001,a2=00111011,a3=00100100,a4=00101001,a5=01000011。(3)
4、第一部分:定义输入输出变量,变频器和乘法器的引用定义(4)第二部分:定义6个寄存器,给5个系数a赋值这里定义了wen,waddr,wdata三个变量,为a输入的外部接口,当写入使能信号wen为1时,重新给a赋值,数值为输入信号wdata。(5)第三部分:定义五个状态,每个状态完成一次乘法和一次加法乘法器的输入赋值采用组合逻辑,根据不同的状态分别将不同的输入信号连入乘法器的输入端口,不需要时钟。加法运算采用时序逻辑,在clk2的上升沿完成一次加法,直至5次相加之和输出到sum中,这里的sum为16位二进制数。(6)第四部分:输出有效信号oen和y的赋值当状态s
5、tate为000时输出有效信号oen置1,同时输出y的值为sum的高八位,否则y输出为0。因为最初在公式两边同时乘以2的八次方了,所以最终的值为结果的高八位。四.实验结果(1)700ns之前x的输入全是0,所以y的输出也一直为0,波形符合分析。(2)725ns时刻,clk上升沿读入x的第一个值00100100(36),此时y输出仍为0(3)775ns时刻,读入x第二个值10000001(129),y输出为0,因为此时y=a0=0.08,sum的高八位为0。(4)825ns时刻,读入x第三个值00001001(9),y输出为00000100(4),计算:a0=
6、0.08,a1=0.13,y(i)=0.08+0.13*36=4.76,波形符合计算结果。(5)875ns时刻,读入x的第四个值01100011(99),此时输出y的值00011001(25),计算:y=0.08+0.13*129+0.23*36=25.16,波形符合结果。(6)925ns时刻,读入x的第五个值00001101(13),此时输出y的值00100100(36),计算:y=0.08+0.13*9+0.23*129+0.14*36=35.96,波形符合计算结果。(7)975ns时刻,输出y的值00100110(38),计算:y=0.08+0.13*
7、99+0.23*9+0.14*129+0.16*36=38.84,波形符合计算结果。(8)结果分析:由于仿真时间的限制,本次实验最终输出了四个不为0的y的值,每当五个状态运行完成时,oen变为1,同时输出y的值。经计算,波形输出的值为正确的滤波器输出。clk2也实现了clk的5倍频,每五个clk2之后输出一个y的值。五.Testbench部分代码
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