时序电路设计

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1、CPLD/FPGA设计实验报告实验名称：时序电路设计基础实验目的：掌握OuartusII软件的基木使用方法，完成基本时序电计实验时间：2009年6只19门地点：院楼学生姓名：何超学号：2009118122实验内容：使用两种赋值方式实现B=A;C=B;赋值，并比较综合结果和仿真结果使用两种赋值方式实现模10计数器，并比较综合结果和仿真结果（注意进位的差异）实验要求：1.提供设计源文件2.提供设计报告（源码，仿真结果，RTL视图，格式见模版）实验一一、创建工程丄程名称：block顶M实体文件名：blo

2、ck器件：cyclone二、创建文件代码：□moduleblock(elk,al,fcl,cl,a2,fc2,c2);inputelk,alFa2;outputregblrclfb2fc2;always®(posedgeelk)□beginbl=al;cl=bl;endalways®(posedgeelk)Hbeginb2<=a2;c2<=b2;endendir.odule三、编译工程FlowStatusQuartusIIVersionRevisionNameTop-levelEntityName

3、FamilyMettimingrequirementsTotallogicelementsTotalcombinationalfunctionsDedicatedlogicregistersTotalregistersTotalpinsTotalvirtualpinsTotalmemorybitsEmbeddedMultiplier9-bitelementsTotalPLLsDeviceTimingModelsSuccessful"ThuJun0716:45：1420129.0Build13202

4、/25/2009SJFullVersionblockblockCycloneIIYes4/4,608(<1%)0/4,608(0%)4/4,608(<1%)47/89(8%)00/119,808(0%)0/26(0%)0/2(0%)EP2C5T144C6Final四、仿真电路1、创建VWF文件2、设定“EndTime”力10us3、在VWF文件中添加NodeORBus4、编辑波形5、仿真6、画出仿真结果仿真结果RTL视图:b2、「egOc2^regO实验二一、创建工程工程名称:counter_ml

5、O_block_nonblock顶层实体文件名：counter器件：Cyclone（要求：Cyclone系列任意器件）二、创建文件创建VerilogHDL文件代码：modulecounter（clk，clrn，q1，q2，c1，c2）;inputclk，clrn;outputreg[3:O]ql，q2;outputregcl，c2;always@(posedgeelkornegedgeclrn)if(!clrn)beginql<=0;cl<=0;endelsebeginif(ql<9)beginq

6、l<=ql+l;cl<=0;endelsebeginql<=0;cl<=l;endendalways@(posedgeelkornegedgeclrn)if(!clrn)beginq2=0;c2=0;endelsebeginif(q2<9)beginq2=q2+l;c2=0;endelsebeginq2=0;c2=I;endendendmodule三、编译丄程FlowStatusQuartusIIVersionRevisionNameTop-levelEntityNameFamilyMettimi

7、ngrequirementsTotallogicelementsTotalcombinationalfunctionsDedicatedlogicregistersTotalregistersTotalpinsTotalvirtualpinsTotalmemorybitsEmbeddedMultiplier9"bitelementsTotalPLLsDeviceTimingModelsSuccessful-ThuJun0717:24:3420129.0Build13202/25/2009SJFul

8、lVersioncountercounterCycloneIIYes10/4,608(<1%)10/4,608(<1%)10/4,608(<1%〕1012/89(13%〕00/119,808(0%〕0/26(0%)0/2(0%〕EP2C5T144C6Final四、仿真电路a）创建VWF文件b）设定“EndTime”为10usc）在VWF文件屮添加NodeORBusd）编辑波形e）仿真f）画出仿真结采仿真结果RTL视LessThanldrnl>实验三一、创建工程I.程名称：count