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1、计算机组成原理实验报告CPU设计方案计算机16班：丁盛2110505135刘猛2110505141指导老师：姜欣宁提交日期：2014/4/1一．设计步骤1、设计指令集，同时，设计指令访问寄存器；2、设计CPU状态图；3、建立数据通路；4、设计控制器。设计方案：CPU指令执行包括三个阶段：1、取指令阶段：从存储器取出一条指令；2、指令译码阶段：对取出的指令进行译码，即确定取到的指令是何种指令，然后转移到该种指令的执行阶段；3、指令执阶段：执行指令。指令执行完毕，又转移到下一条指令的取指令阶段，开始新一轮的循环。二设计指令集:内存有32个存储单元，每个存储单元8位（一个字节）；CPU有
2、5根地址线，即A4、…、A0，8根数据线，即D7、…、D0；有一个累加器AC，共设计5条指令如下：指令功能说明SUBXAC←AC-M[X]如果(AC)<(X)则C←1；反之C←0AC内容与存储器X单元的内容相减，结果存AC。同时，当AC内容大于存储器X的内容时，C置0；否则，置1。LOADXAC←M[X]读存储器X单元的内容，送至ACSTOREXM[X]←AC将AC内容保存至存储器X单元JMPCX如果C=1则PC←X条件转移。当C为1时，目标地址送至PC，即转移到目标地址上执行。JMPXPC←X无条件转移。目标地址送至PC，即转移到目标地址上执行。三.指令格式位序号76543210
3、字段操作码字段地址码字段指令格式指令操作码编码SUB000LOAD001STORE010JMPC011JMP100操作码设计专用寄存器：1、程序计数器PC：5位；2、地址寄存器AR：5位，接地址总线A[4..0]；3、数据寄存器DR：8位，接数据总线D[7..0]；4、指令寄存器IR：8位；5、程序状态字寄存器PSW：只有进位C一个标志值，可用C代表PSW。三.设计CPU状态图5.3.4取指令和译码周期AR←PCRD,DR←M,PC+1DRIROP=000IROP=001IROP=010IROP=100SUB执行周期LOAD执行周期STORE执行周期JMPC（C=1）执行周期JMP
4、C（C=0）执行周期JMP执行周期IROP=011^C=1IROP=011^C=0←5.3.5取指令和指令执行过程:AR←PCRD,DR←M,PC+1:IR←DR:AR←IRaddr:RD,DR←MAC←AC-DR:AR←IRaddr:RD,DR←M:AC←DRAR←IRaddr:DR←AC:WR,M←DRPC←IRaddrIROP=000IROP=001IROP=010IROP=011^C=1PC←IRaddrIROP=1001四.建立数据通路数据通路：数据在各功能部件之间传送路径。有两种数据通路设计方案：1、专用数据通路方式：在需要传送数据的部件之间创建一条专门的直接通路。特点
5、：数据传输性能高，但硬件设计量大。2、内部总线方式：所有寄存器的输入端和输出端都连接到一条或多条公共通路上。特点：结构简单，但可能存在冲突现象控制信号说明ARLD：AR锁存信号PCLD：PC锁存信号PC+1：PC自加1控制信号DRLD：DR锁存信号ACLD：AC锁存信号ALU(-)：ALU减法触发信号IRLD：IR锁存信号PCBUS：PC三态输出控制信号DRBUS：DR三态输出控制信号ACBUS：AC三态输出控制信号IRBUS：IR三态输出控制信号MBUS：存储器三态输出控制信号RD：存储器读信号WR：存储器写信号:PCBUS,ARLD:RD,MBUS,DRLD,PC+1:DRBU
6、S,IRLD:IRBUS,ARLD:RD,MBUS,DRLD:ALU(-),ACLDIRBUS,ARLD:RD,MBUS,DRLD:DRBUS,ACLD:IRBUS,ARLD:ACBUS,DRLD:DRBUS,WR:IRBUS,PCLDIROP=000IROP=001IROP=010IROP=011^C=1:IRBUS,PCLDIROP=100T1T2T3T4T5T6寄存器及总线设计CPU状态及其控制信号五.设计控制器:硬布线控制器结构方框硬布线控制器设计步骤：1、确定指令系统，包括指令格式、功能和寻址方式；2、根据指令系统的要求，确定数据通路结构及时序系统构成；3、分析每条指令的
7、执行过程，写出对应的微操作系列；4、综合每个操作控制信号的逻辑表达式，化简和优化；5、用逻辑电路实现。时序公共操作SUBLOADSTOREJMPC^C=1JMPT1PCBUS,ARLDT2RD,MBUS,DRLD,PC+1T3DRBUS,IRLDT4IRBUS,ARLDIRBUS,ARLDIRBUS,ARLDIRBUS,PCLDIRBUS,PCLDT5RD,MBUS,DRLDRD,MBUS,DRLDACBUS,DRLDT6ALU(-),ACLDDRBUS,ACLDDR
