EDA 技术：VHDL语句总结.ppt

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1、VHDL设计总结1、顺序语句信号和变量赋值语句if语句case语句循环语句（loop）wait语句子程序调用语句return,Null,exit,next等2、并行语句信号赋值语句条件信号赋值语句选择信号赋值语句生成语句进程语句块语句元件例化语句过程调用语句libraryieee;useieee.std_logic_1164.all;entityex1isport(din:instd_logic_vector(2downto0);dout:outstd_logic_vector(3downto0));end

2、ex1;architecturertlofex1isbegincase(din)iswhen“00”=>dout<=“0001”;when“01”=>dout<=“0010”;when“10”=>dout<=“0100”;when“11”=>dout<=“1000”;endcase;endrtl;1、易犯的几个典型错误libraryieee;useieee.std_logic_1164.all;entityex2isport(A,B,C,D:instd_logic;sel:instd_logic_vecto

3、r(1downto0);Z:outstd_logic);Endex2;Architecturearchofex2isBeginProcess(A,B,C,D)BeginZ<=Awhensel=“00”elseBwhensel=“01”elseCwhensel=“10”elseD;Endprocess;Endarch;libraryieee;useieee.std_logic_1164.all;entityex3isport(clk,d:instd_logic;q:outstd_logic);Endex3;A

4、rchitecturearchofex3isBeginProcess(clk)BeginWaituntilclk’eventandclk=‘1’;q<=d;Endprocess;Endarch;libraryieee;useieee.std_logic_1164.all;entityex4isport(clk:instd_logic;count:outstd_logic_vector(3downto0));endex4;architecturertlofex4isbeginprocess(clk)ifclk

5、’eventandclk=’1’thencount<=count+1;endif;endprocess;endrtl;Libraryieee;useieee.std_logic_1164.all;Entityex5isport(a,b,enable_a,enable_b:instd_logic;sig:outstd_logic);Endex5;Architechturearchofex5isbegina_out<=awhenenable_aelse‘Z’;b_out<=bwhenenable_belse‘Z

6、’;process(a_out)beginsig<=a_out;endprocess;process(b_out)beginsig<=b_out;endprocess;endarch;Architechturearchofex5isSignalenable:std_logic_vector(1downto0);Beginenable<=enable_a&enable_b;process(a_out,b_out,enable)begincaseenableiswhen“10”=>sig<=a_out;when

7、“01”=>sig<=b_out;whenothers=>sig<=‘Z’;endcase;endprocess;endarch;2、可综合性延时描述（after语句，waitfor语句）等被忽略；支持有限类型。通常可综合的类型有：枚举类型、整数、数组等。浮点数类型、记录类型等只有限支持，时间类型不支持；进程的书写服从一定限制。通常要求进程内只能有一个有效时钟，有的工具还有进一步限制；可综合的代码应该是同步式的设计。即整个芯片只能在时钟信号有效时改变，电路中的时钟信号应该都是从某一主时钟经过分频或其他运算得

8、到。同步电路设计规则尽可能在整个设计中只使用一个主时钟，同时只使用同一个时钟沿，主时钟走全局时钟网络；在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器的接口当作异步接口考虑；当全部电路不能用同步电路思想设计时，即需要多个时钟来实现，则可以将全部电路分成若干局部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑；当设计中必须采用多个时钟时，每个时钟信号的时钟偏差(△T)要