自动售票机、累加器电路图.doc

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1、实验报告一、设计方案1.设计选题A：累加器（1）个位数字的加法逻辑电路：图1.1各位加法电路及其模块（2）十位及报警逻辑电路电路：图1.2十位及报警电路及其模块（3）500Hz分频电路：图1.3500Hz分频电路及其模块（4）消抖电路：图1.4消抖电路及其模块(5)数码管显示电路：图1.5数码管显示电路及其模块(6)累加器逻辑电路总图、下载电路及管脚分配电路：图1.6累加器电路总图2.设计选题C：自动售票机（1）500Hz分频电路及其模块如图1.3所示。（2）消抖电路及其模块如图1.4所示。（3）

2、钱币的输入及邮票的设置电路：图2.1数据输入电路及其模块（4）数据比较电路：图2.2数据比较电路及其模块（5）减法找零电路：图2.3减法找零电路及其模块（6）累加器电路：图2.4累加器电路及其模块其中，累加器电路中用到的“leijia”模块和“SHIWEI”模块均来自于设计选题A：累加器。（7）3s计数器电路：图2.53s计数器电路及其模块（8）数码管显示电路：图2.6数码管显示电路及其模块（9）彩灯显示电路：图2.7彩灯显示电路及其模块（10）自动售票机逻辑电路总图、下载电路及管脚分配电路图2.

3、7自动售票机电路总图一、实验数据及结论1.设计选题A：累加器（1）仿真波形①CLK为时钟信号，CLRN为异步清零端，A1/A2/A3/A4为四位BCD码输入，QD/QC/QB/QA为低四位累加结果，C为进位输出，ENP为使能端。从仿真波形可以看出当CLRN和ENP都为高电平时，累加器正常工作，行使累加的功能；当ENP为低电平时，输出处于保持状态，当ENP回到高电平时，输出继续累加；当CLRN为低电平时，输出清零，当CLRN回到高电平时，输出从新开始累加。图2.11个位加法电路波形仿真②CLK为信号

4、输入端，CLRN为异步清零端，ENP为使能端，QD/QC/QB/QA为累加结果的高四位输出，BAOJING为累加溢出时的报警信号。从波形仿真可以看出，当ENP为低电平时，输出保持；当CLRN为低电平时，输出信号都清零；当ENP和CLRN都为高电平时，电路正常工作。当高四位计数溢出后会发出报警信号。图2.12十位及报警电路波形仿真③CLK为数码管的扫描时钟信号，1A/2A/3A/4A为低四位累加结果，1B/2B/3B/4B为高四位累加结果，低四位选通数码管LED1，高四位选通数码管LED2，a/b/

5、c/d/e/f/g为数码管的七段二极管。图2.13数码管显示电路波形仿真（2）硬件测试情况表1累加器硬件测试情况ENP使能端CLRN清零端S38S24S12S01LED1高位LED2低位BAOJING(0表示不报警，1表示报警)110001010110010030110100070111000150111111300011111300011111300111111450111111600111111750111111900111111001101111000111111150（3）实验结论由实验可

6、知，累加器为BCD码输入，数码管可正常显示累加结果，当使能端为高电平时，累加器工作，当使能端为低电平时，累加器输出保持；当清零端为高电平时，累加器工作，当清零端为低电平时，累加器显示为0；当清零端重新置1时，累加器从0开始正常累加；当累加结果超过99时，报警器开始报警，直到数据清零时，停止报警。并且由仿真波形和硬件测试表可知，累加器电路逻辑功能与题目相符，说明累加器功能正确，设计符合要求。2.设计选题C：自动售票机（1）仿真波形①CLK为时钟信号，IN为输入按键抖动，OUT为消抖输出。图2.21消

7、抖电路的仿真波形②CLK为时钟信号，D3/D2/D1/D0为四位输入数据，Q3/Q2/Q1/Q0为四位输出数据，RESET为复位清零端。图2.22数据输入电路仿真波形③A3/A2/A1/A0和B3/B2/B1/B0分别为两组待比较的数据，AGB表示A大于B，ALEB表示A等于或小于B。图2.23数据比较电路仿真波形④shezhi3/shezhi2/shezhi1/shezhi0表示售票机设置的邮票面值，shuru3/shuru2/shuru1/shuru0表示输入的钱币数，s3/s2/s1/s0表

8、示输入钱币书减去邮票面值后找零的钱数。图2.24减法找零电路仿真波形⑤CLK为时钟信号输入，CLRN1为异步清零端，1D/1C/1B/1A为低四位输出，2D/2C/2B/2A为高四位输出，YELLOW为累加器溢出信号。当CLRN1为高电平时累加器正常工作，当为低电平时，所有输出都置零。当累加结果超过累加器所能计数的范围时，YELLOW变为高电平，直到复位才回到低电平。图2.25累加器仿真波形⑥50m表示始终信号输入，C表示时钟信号输出，在AGB和RESET都为高电平的条件下，每输入