实验五 基于触发器及计数器模块的应用设计课件.ppt

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1、实验五基于触发器及计数器模块的应用设计一、实验目的:1.掌握四D触发器74175的功能及应用2.掌握十进制可逆计数器74192的功能及应用3.掌握四位同步二进制加计数器74161的功能及应用二、实验内容1.1复习D触发器的逻辑功能（1）特性表QnDQn+1000011100111（2）特性方程Qn+1=DD触发器1.24D触发器74175引脚图集成芯片的图形符号二、实验内容1.3应用74175实现四路抢答器的简单思路抢答的第一组一旦信号输入,会有相应的信号指示若已有一组抢答,其他组再抢答已无效具有”复位”功能,由主持人操作74175的四个输入

2、D端信号接四路抢答信号,有信号接”1”,无信号接”0”74175的四个输出Q端信号接信号指示灯,抢答有效灯亮,反之不亮74175的四个输出Q非端需要反馈信号控制时钟clk的有效由主持人操作的复位按钮可由清零端clr来实现1.4实施方案支持人按钮1.5QuartusⅡ中仿真5.QuartusⅡ中仿真1.6EDA—1实验板中下载（1）引脚分配：输入可用2只单脉冲按钮（参看P45）输出接指示灯，时钟可用4Hz信号（在实验板中找到JP1，连好跳接线。）（2）主持人开关可用sw7，当它是低电平时，处于复位状态，当它是高电平时处于工作状态。实验结束思考其

3、不足之处：（1）能否显示组号？（2）若范规如何处理？（3）规定时间内没有组抢答，如何处理？是否需要设置一定的定时？二、实验内容2.1复习计数器相关知识按自然态序变化的8进制减法计数器二、实验内容2.2十进制可逆计数器74HC192UPDownRDQDQCQBQA××LL×××H↓HHLH↓HL预置数据清零加法计数器减法计数器加法计数功能,UP为加法脉冲输入端减法计数功能,Down为减法脉冲输入端减法计数到0000时,借位Bo=0加法计数到1111时进位Co=0预置数控制清零设计思路24进制:需两片74HC192(个位与十位),低位的进位输出端

4、与高位的加法脉冲输入端相连加法计数器:14脚down接高,初值DCBA可不设(反馈清零)当计数计满时,反馈清零,需要一个反馈电路为了形象地看到计数值,需把输出的值通过数码管显示,所以需设计数码管显示电路2.2十进制可逆计数器74HC192实现方案:四分频电路计数电路4Hz时钟输入1Hz时钟输入数码显示电路用D触发器实现的二分频电路实现参考电路:2.3四位同步二进制加计数器74LVC161741HC61清零预置使能时钟预置数据输出EPETCPDCBAQDQCQBQA01111×0111××××0××011×↑××↑××××DCBA×××××××

5、×××××0000DCBA保持保持计数设计思路:①异步清零②同步并行置数③保持功能④计数功能(计到1111时RCo=1)基础:集成计数器74161的使用思路:需要两片74161,初态为0,末态为48个位计到9时进位,高位才工作,用个位计到9的输出控制高位的使能端,同时个位反馈置初值为零计到48时两位均置值为0实现电路参考课本P114