数码管按键计数verilog程序(FPGA CPLD).doc

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2、1;control<=1;case(i)//译码程序4'b0000:y<=7'b1111_110;4'b0001:y<=7'b0110_000;4'b0010:y<=7'b1101_101;4'b0011:y<=7'b1111_001;4'b0100:y<=7'b0110_011;4'b0101:y<=7'b1011_011;4'b0110:y<=7'b1011_111;4'b0111:y<=7'b1110_000;4'b1000:y<=7'b1111_111;4'b1001:y<=7'b1111_011;default:y<=7'b0000_00

3、0;//displaynothingifnum>9endcaseif(i==10)i<=0;endendmodule