fpga的数码管显示(verilog)

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1、FPGA的数码管显示（Verilog）按键与数码管显示modulekey_led(clk_50M,key,duan_ma,wei_ma);inputclk_50M;input[3:0]key;//key为输入的键码的值output[3:0]wei_ma;output[7:0]duan_ma;wire[3:0]key;reg[7:0]duan_ma;reg[3:0]wei_ma;reg[3:0]key_temp;//设置了一个寄存器always@(posedgeclk_50M)beginkey_temp

2、<=key;//把键码的值赋给寄存器case(key_temp)4'b0111:duan_ma<=8'b1100_0000;//段码，按键后，数码管显示04'b1011:duan_ma<=8'b1001_0000;//段码，数码管显示94'b1101:duan_ma<=8'b1000_0010;//段码，数码管显示64'b1110:duan_ma<=8'b1011_0000;//段码，数码管显示3endcaseendalways@(posedgeclk_50M)begincase(key_temp)4

3、'b0111:wei_ma<=4'b0111;//位选信号4'b1011:wei_ma<=4'b1011;4'b1101:wei_ma<=4'b1101;4'b1110:wei_ma<=4'b1110;endcaseendendmodule数码管静态显示0-7moduleled_0_7(clk,rst,dataout,en);inputclk,rst;output[7:0]dataout;//数码管的段码输出output[7:0]en;//数码管的位选使能输出reg[7:0]dataout;//各段数

4、据输出reg[7:0]en;reg[15:0]cnt_scan;//扫描频率计数器reg[4:0]dataout_buf;always@(posedgeclkornegedgerst)beginif(!rst)begincnt_scan<=0;endelsebegincnt_scan<=cnt_scan+1;endendalways@(cnt_scan)begincase(cnt_scan[15:13])3'b000:en=8'b1111_1110;3'b001:en=8'b1111_1101;3'b

5、010:en=8'b1111_1011;3'b011:en=8'b1111_0111;3'b100:en=8'b1110_1111;3'b101:en=8'b1101_1111;3'b110:en=8'b1011_1111;3'b111:en=8'b0111_1111;default:en=8'b1111_1110;endcaseendalways@(en)//对应COM信号给出各段数据begincase(en)8'b1111_1110:dataout_buf=0;8'b1111_1101:datao

6、ut_buf=1;8'b1111_1011:dataout_buf=2;8'b1111_0111:dataout_buf=3;8'b1110_1111:dataout_buf=4;8'b1101_1111:dataout_buf=5;8'b1011_1111:dataout_buf=6;8'b0111_1111:dataout_buf=7;default:dataout_buf=8;endcaseendalways@(dataout_buf)begincase(dataout_buf)4'b0000:

7、dataout=8'b1100_0000;4'b0001:dataout=8'b1111_1001;4'b0010:dataout=8'b1010_0100;4'b0011:dataout=8'b1011_0000;4'b0100:dataout=8'b1001_1001;4'b0101:dataout=8'b1001_0010;4'b0110:dataout=8'b1000_0010;4'b0111:dataout=8'b1111_1000;4'b1000:dataout=8'b1000_0000;

8、4'b1001:dataout=8'b1001_1000;4'b1010:dataout=8'b1000_1000;4'b1011:dataout=8'b1000_0011;4'b1100:dataout=8'b1100_0110;4'b1101:dataout=8'b1010_0001;4'b1110:dataout=8'b1000_0110;4'b1111:dataout=8'b1000_1110;endcaseendendmodule