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时间:2020-07-07
《用VHDL程序设计一个 十六进制计数器.doc》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、1﹑用VHDL程序设计一个带有计数使能(ENA)和清零(CLR)的十六进制计数器要求:设计思想﹑源程序﹑RTL图﹑波形图源程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_SIGNED.all;USEIEEE.STD_LOGIC_ARITH.all;ENTITYCNT16ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGI
2、C);ENDCNT16;ARCHITECTUREONEOFCNT16ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)BEGINIFCLR='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟信号的高电平IFENA='1'THENIFCQI="1111"THENCQI<="0000";CARRY_OUT<='1';ELSECQI<=CQI+'1';CARRY_OUT<='0';ENDIF;ENDIF;ENDIF;ENDPRO
3、CESS;CQ<=CQI;ENDONE;RTL图:波形图:
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