基于CORDIC算法的DDS调频信号源设计.pdf

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1、第22卷第l6期电子设计工程2014年8月Vo1．22No．16ElectronicDesignEngineeringAug．2014基才CORDIC算法的DDS调频信号源设计冒洋洋(河海大学江苏南京211100)摘要：为了实现可调频信号源的设计，提出了一种基于CORDIC算法的DDS调频信号源的设计方案，本中首先介绍了DDS的工作原理。同时对基于CORDIC算法的相幅变换方法进行了详细叙述，利用计算正弦值的CORDIC算法在FPGA上设计数字调频波信号源，可输出高精度数字调频信号，最后对整体模块进行了仿真和实验，输出中心频率23．5MH

2、z．带宽1．5MHz的调频信号，验证了文中提出的方案可行，并且结构简单易于实现。关键词：DDS：C0RDIC；调频渡；FPGA中图分类号：TN99文献标识码：A文章编号：1674—6236(2014)16-0132-03DesignofDDSFMsignalsourcesystembasedonCORDICalgorithmMAOYang-yang(HohmUniversity，Nanjing211100，China)Abstract：InordertosatisfythedesignofFMsignalsouse．thedesignof

3、DDSFMsignalsourcesystembasedonCORDICalgorithmispresentedinthispaper．Thispaperintroducedthedirectdigitalsynthesis(DDS)technology，whiledescribedthemethodsofamplitudeandphasetransformationbasedontheCORDICalgorithmindetail．ThesystemusedtheCORDICalgorithmtodesigndigitalFMsigna

4、lsourceinFPGA．Itcanoutputhigh-precisiondigitalFMsignals．Finallycompletedthesimulationandexperimentsofoverallmodule．TheoutputcenterfrequencyiS23．5MHz．andbandwidthiS1．5MHz．ItverifytheproposedschemeiSfeasible．andthestructureiSsimpleandeasytoimplement．Keywords：DDS；C0RDIC；FMwa

5、ve；FPGA直接式数字合成技术(DDS)是一种全新的数字幅相可低DDS的杂散，引入CORDIC算法进行实时正弦信号计算来控波形的合成技术。由于现今大规模集成数字电路技术的飞代替R0M查找表是一个很不错的方法。速发展．DDS作为数字电路技术相对于以前模拟波形合成1DDS调频信号源的基本原理技术具有体积小、容量大、功耗低、速度快等特点，特别是在输出波形的频率分辨率、频率转换时间和相位噪声这些方面一般DDS主要由相位累加器．存储器ROM，数模转换器有非常大的提升。目前市面上有很多高性能和多功能的DDSDAC构成。DDS基本思想是在ROM中存入

6、正弦波的若干芯片，其内部信号抖动较小，输出信号的效果也比较好。然而个均匀间隔的样值，在时钟频率的控制下把这些样值输出到由于专用的DDS芯片的控制方式是固定的，故在工作方式、数模转换器，将其变成模拟信号，原理图如图1所示。频率控制等方面会与一些系统的要求有偏差，采用高性能的FPGA器件设计DDS电路就是一个很好的解决方法，控制灵活并能够方便的实现信号调制功能，具有很好的实用性和灵出活性【lln图1DDS基本原理框图DDS电路由于数字电路的一些局限性会使输出信号产Fig．1BasicschematicsdiagramoftheDDS生较多的杂

7、散分量．这些杂散分量主要是相位截断误差、幅基本原理组成框图如图所示．其中相位累加器是DDS的度量化误差和DAC的非理想特性误差，其中相位截断误差核心模块．其作用是负责将输入的频率控制字按时针频率不会占到比较大的比例。因为在DDS电路中，为了达到较高的断进行累加．当累加器的输出溢出时就已经完成了一个周期频率分辨率。通常将相位累加器的位数N设定的很大，但是的波形地址数据，输出的地址数据代表正弦函数的相位值。在进行查找表寻址的时候，由于ROM表的容量受到限制，存通过查找波形存储器就可以实现从相位到幅值的转换。相位储位数肯定小于地址位数，这时只能

8、舍去地址位的低B位，控制字和幅度控制字则是分别通过相加与相乘运算来实现用高位进行寻址，这就不可避免的引人了截断误差圆。为了降对输出波形的初始相位和幅度的控制。设频率控制字为，系统时钟为，累加器