EDA设计基础第5讲.doc

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1、第五讲，本讲的内容包括:一、FPGA的设计的基本原则；二、基本的设计技巧和经验；三、常用的模块简介，有些高级应用的模块在第八章以后在DSP和嵌入式系统来介绍。FPGA的设计的基本原则：这个部分包括四个方面的内容：―、面积与速度的折衷；第二、硬件原则；第三、系统原则；第四、同步的设计原则。•面积与速度的折衷（1）下面我们介绍面积和速度的折衷，面积和速度是ASTC芯片设计中一对相互制约的影响到成本和性能的指标。我们在第一讲的数字电路基础知识回顾中，讲到CMOS工艺门电路的宽长比是设计可以选择的参数，栅极沟道长度和

2、宽度的变化直接影响到电路的速度，即工作频率之外，也决定了电路的面积和电路的等效电阻和分布电容，那么这些参数直接关系到器件的成本，因此，器件的性能与成本的关系可以归结为速度和面积的关系，即时间和空间的关系，二者之间的折衷是是设计首要考虑的问题。在FPGA设计中面积与速度的问题变为占用资源和最高频率的问题，综合时可选择面积最优和速度最优，在资源足够的情况下，更多是选择速度的最优，这也是FPGA的特点了，因为你用了FPGA,它的资源肯定是有富裕的，另外是以速度最优来考虑。面积与速度的折衷（1）关于面积和速度的折衷，

3、我们这里说一下，面积：在FPGA的设计中是指-一个设计消耗的FPGA内部逻辑资源的数量，可以用消耗的触发器和查找表的个数或者是等效逻辑门数来衡量，速度是指一个设计在FPGA上稳定运行时所能达到最高的频率，由设计时序状态决定，与很多的时序特征量密切有关，比如说Pad到Pad的时间,也就是引脚到引脚的时间,ClockSetup时间也就是说建立的时间，ClockHoldTime这个是时•钟保持时间，后面还会有一些的解释，所以面积和速度是设计的质量评价的重要指标，贯穿FPGA设计的时钟，与产品和质量和成本密切有关，设

4、计中要X寸面积和速度进行平衡或者进行互换。面积与速度的折衷（2）关于面积和速度的折衷我们看一下面积和速度的平衡，我们希望满足设计的时•序和工作频率的要求的前提下使得占用FPGA最小的资源达到占用最小的芯片面积，或者在所规定的面积下，使得设计的时序余量最大，能够在更高的频率上稳定运行，所以速度优先是满足时序和频率要求更重要-•些的指标，第二个问题是面积和速度的互换，有些时候牺牲速度换取面积的节省，即少占用FPGA的资源，或者是多用一些的资源，占用更多的面积换取速度上的提高。面积与速度的折衷（3）那么关于面积和速

5、度的折衷可以通过并行的处理来提高处理能力，并行硬件将消耗更多的FPGA内部的资源，这也是FPGA能够处理更多事情的一个方面，利用丰富的片内资源，通过并行处理提高设计的性能，还可以通过模块的复用来降低硬件消耗，带来结果是系统运行的速度降低，因为时钟上分割使一•个模块进行复用，降低了系统运行的速度。在具体的设计中，应该根据的具体性能指标的要求，在资源消耗和系统处理能力之间取得合理的折衷，进行取舍，在保证系统功能和性能的同时•，降低资源消耗从而降低功耗和成本。例：速度余量换取面积的节省下面我们举个例子，利用速度的余

6、量换取面积的节省，怎么样利用流水处理，右边的图上边是一个WCDMA上的快速哈达码运算，做的运算这里列出来了，为了实现这个运算结构列出来了，是一个四级的，采用模块复用的办法，因为在整个流水线有16个时钟周期，而快速的哈达码FHT的模块工作的频率比较高,所做的加法只需要一个时钟周围，考虑到数据选择和分配以后单步的FHT可以复用4次，考虑到FHT的模块速度有余量，通过复用同一•个模块，来换取面积上的节省。这是牺牲了速度节省了面积，这是一个速度换取面积的例子。例：面积复制换取速度的提高下面我再看一个利用面积上资源上并

7、行的处理，面积上进行复制换取速度的提高，一个路由器的输出，数据的流输入是每秒450兆Bit,数据处理模块速度最大是每秒150兆Bit,要想达到输入的数据流量只好用3个并行的处理模块,每个150兆，能够在并行的处理以后，来满足路由器的数据，从前后的输入输出本质看，都是450兆bit的码流，每个是150兆Bit的输出，所以有一个申到并的转换最后并到申的转换，这个是占用更多的芯片的面积实现高速处理的要求，在设计中有这样一些方面的考虑，满足性能的指标的要求，如果速度有富裕，可以想办法节省的面积，如果速度要求很高，并行

8、的处理多占用资源满足性能的指标。这些都是实际设计中解决的问题。硬件原则FPGA的设计的基本原则，第二个原则是硬件原则，首先注意FPGA的逻辑设计所采用的硬件描述语言，VHDL或者Verilog跟软件语言里面的C和C++有本质区别，在使用硬件的描述语言进行设计的时候不应该片面的追求的代码的简洁，代码本身的一些简洁性。正确的编码方法，首先要对所需实现的硬件电路的结构和相互连接有一个十分清晰的理解和构想，