史上最全的多功能数字电子钟_EDA技术课程设计报告_Verilog_HDL语言实现.doc

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1、下载可编辑EDA技术课程设计报告多功能数字电子钟（VerilogHDL语言实现）专业：**********班级：（1）班：叶荆风学号：*******制作时间：2012年11月1日.专业.整理.下载可编辑目录前言2一、设计要求31、基本要求32、操纵需求3二、设计方案31、层次化设计32、系统示意图3三、设计过程41、小时计时模块42、分钟计时模块163、秒计时模块184、校时校分模块195、正点报时模块206、时段控制-路灯亮灭模块227、分频模块238、译码模块239、〝秒〞〝分〞〝小时〞计时单元功能电路模块2310、不加分频、译码模块的顶层文件2411、完整的数字钟总接线图25四、

2、联机操作261、选定芯片系列272、分配引脚273、编译284、下载285、DE2开发板上的一些具体设置29五、课设心得30六、参考文献30VerilogHDL仿真源文件下载地址：.sudupan./zhuye-47753-yiyejingfeng.aspx.专业.整理.下载可编辑前言数字电子钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字电子钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。从有利

3、于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。供扩展的方面涉及到校时校分、时段控制、整点报时等。因此，研究数字电子钟及扩大其应用，有着非常现实的意义。.专业.整理.下载可编辑一、设计要求1、基本要求⑴小时计数器为8421BCD码24进制；分和秒计数器

4、为8421BCD码60进制计数器；⑵扩展功能：①校〝时〞和校〝分〞；②整点报时；③时段控制；④...。2、操纵需求使用硬件描述语言（VerilogHDL语言）方法在QuartusII9.1软件系统平台上建立数字电子钟电路的各分模块文件并完成编译和仿真；在QuartusII11.1软件系统平台上完成顶层文件的编译和下载，并通过DE2开发板演示最终结果，观察现象。二、设计方案1、层次化设计数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡

5、器电路构成数字钟。图3-1所示为数字钟的一般构成框图。主要包括时间基准电路、计数器电路、控制电路、译码和显示电路。其中的控制逻辑电路是比较灵活多样的，不断完善它可以增强数字钟的功能。2、系统示意图输入变量：秒时钟CPS，校时、校分变量分别为SWH、SWM；.专业.整理.下载可编辑输出变量：小时计时H[7..4]、H[3..0]为8421BCD码输出，其时钟为CPH；分钟计时M[7..4]、M[3..0]为8421BCD码输出，其时钟为CPM；秒计时S[7..4]、S[3..0]为8421BCD码输出，其时钟为CPS。报时bshi和时段控制变量sk等。三、设计过程1、小时计时模块（1）建

6、立工程文件，打开QuartusII9.1（图1），单击，打开图2，选择DesignFiles/VerilogHDLFILe,打开如图3所示的编程界面。图1图2.专业.整理.下载可编辑图3使用VerilogHDL语言编写小时计时的程序，完成后单击，打开如图5所示的画面选择路径并点击保存.在弹出的图6提示框中，点击“是”。//到23时，小时输出H清零。//如果RD为低电平，小时输出H清零。//否则小时个位一直加1。//小时个位到9时，//小时个位清零，//并且小时十位进1。图4.专业.整理.下载可编辑图5图6连点三次“Next”,打开图10，这里我们指定目标芯片和具体的型号，设置如图所示，

7、点击“Next”,打开图11，这里不用第三方的工具，默认选“none”,所以直接Next。图7.专业.整理.下载可编辑图8图9.专业.整理.下载可编辑图10图11然后打开图12，为新建工程的总结页面，单击Finish。.专业.整理.下载可编辑图12把当前文件设为顶层文件，在projectNavigator栏右击counter24h.v，选择setastop-levelentity，如图13。图13（2）编译，如图14所示操作。     图14编