eda实现多功能数字钟课程设计

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1、EDA实现多功能数字钟数字电子技术课程设计报告——EDA实现多功能数字钟专业班级：姓名：学号：指导教师：设计日期：EDA实现多功能数字钟目录一、实验任务1二、关键词1三、内容摘要1四、数字钟电路系统组成框图2五、各个功能模块的实现3(1)小时计时3(2)分钟计时3(3)秒钟计时4(4)校时校分5(5)整点报时6(6)时段控制6六、数字钟的顶层文件7七、下载8(1)添加译码模块后的原理图8(2)选用芯片8(3)分配引脚号9(4)器件下载9(5)效果显示9八、遇到的问题及解决办法12九、《课程设计》中设计项目完成最终结论1

2、3十、结束语13EDA实现多功能数字钟十一、附录14EDA实现多功能数字钟EDA实现多功能数字钟一、实验任务：用FPGA器件和EDA技术实现多功能数字钟的设计已知条件：1、QuartusП软件2、FPGA实验开发装置基本功能：1、以数字形式显示时、分、秒的时间；2、小时计数器为24进制；3、分、秒计数器为60进制。拓展功能：1、校时、校分（有两个使能端构成，分别为校时、校分功能，同时按无效）2、仿电台报时（每个小时的59分51、53、55、57、59分别以四长声一短声进行报时）3、时段控制（让信号显示灯在晚上19点至早

3、上5点灭。之后亮）二、关键词小时、分钟计时模块、顶层文件、整点报时、时段控制、下载模块三、内容摘要1、设计要求：(1)小时计数器为8421BCD码24制；分和秒计数器为8421BCD码60进制计数器；(2)拓展功能：①校正“时”和“分”；②整点报时；③时段控制。2、硬件描述语言设计(VerilogHDL语言)方法在QuartusП软件系统平台上建立数字电子钟电路的顶层文件并完成编译和仿真。3、输入变量：时钟CPS，直接清零RD；输出变量：小时计时H[7..4]、H[3..0]为8421BCD码输出，其时钟为CPH；之后

4、的分计时、秒计时均为8421BCD码输出，其时钟为CPS等。4、在顶层文件中，由若干低层模块“打包”组成整个多功能数字钟，分别对各模块作设计及仿真，最后级联各模块，统调、仿真及下载，从而实现各项功能。EDA实现多功能数字钟EDA实现多功能数字钟四、数字钟电路系统组成框图：秒显示器分显示器时显示器仿电台报时秒译码器分译码器时译码器主时段控制体分计数器秒计数器时计数器电定点闹时路校时电路拓展电路五、各个功能模块的实现(1)小时计时模块图如下：对该模块进行编译及波形仿真如下：EDA实现多功能数字钟EDA实现多功能数字钟分析及

5、结论：由仿真图看出，当小时的高四位为0、1时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当小时的高四位为2，同时低四位为3时，小时的高低四位都清零。从而实现00—24分的记数功能。仿真波形显示里23小时到00分的循环的过程仿真到位。对上述仿真波形图进行打包工作，将24进制图建立成模块：(2)分钟计时模块原理图如下：对该图进行编译及波形仿真如下：EDA实现多功能数字钟分析及结论：分计数器是60进制的。当分钟的高四位0、1、2、3、4时，小时的低四位为九时，在下一个时钟的上跳延来了之后，高四位加一；当分

6、钟的高四位为5，同时低四位为9时，分钟的高低四位都清零。从而实现00—59秒的记数功能。Cp60S为向分的进位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真到位。对上述仿真波形图进行打包工作，将60进制图建立成模块：(3)秒钟计时　模块原理图如下：EDA实现多功能数字钟对该图进行编译及波形仿真如下分析及结论：仿真实现00—59秒的记数功能。Cp60S为向分的进位信号上跳沿有效。仿真波形显示里59秒到00秒的循环的过程，仿真到位。对上述仿真波形图进行打包工作，将60进制图建立成模块：(4)校时校分模块模块

7、原理图如下EDA实现多功能数字钟对该图进行编译及波形仿真如下分析及结论：由仿真图可以看出，当SWM为0时，用秒时钟CPS对分钟进行校对。当SWH、SWM都不为0时、分钟、小时正常计数。验证了本模块的逻辑功能(5)整点报时模块对该图进行编译及波形仿真如下由仿真图波形图可以看出，当为59分51秒53秒55秒57秒时，以低音报时，当以59分59秒时以高音报时。验证了本模块的逻辑功能正确。(6)时段控制模块EDA实现多功能数字钟对该图进行编译及波形仿真如下由仿真图波形图可以看出，从6点到18点，路灯灭，从19点到凌晨5点（包括

8、5点）路灯亮，验证了本模块的逻辑功能正确。六、多功能数字钟的顶层文件部分原理图如下：对该图进行编译及波形仿真如下EDA实现多功能数字钟由仿真波形分析：①电子钟走时正常；②通过对SWH和SWM的操作，能“校时”“校分”；③整点高音低音报时；④时段控制路灯的亮灭。七、下载　1、添加译码模块后的原理图　2、选用芯片EDA实现多功能数字钟