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1、《可编程逻辑器件实验》实验指导手册实验一VerilogHDL语法及ModelSim仿真【实验目的】通过实验，掌握《可编程逻辑器件及其应用》课上讲过的如下内容：1.使用ModelSim仿真软件复习VerilogHDL基本语法、仿真指令；2.掌握组合逻辑、时序逻辑的VerilogHDL代码风格；3.学会编写testbench（测试向量）代码，能熟练使用testbench对module进行测试，摆脱以前形成的用波形测试电路的惯性。【实验方法】温习课件上VerilogHDL语法、ModelSim软件操作介绍部分，按照实验手册要求，在Mode
2、lSim平台下完成VerilogHDL语言实践。（ModelSim完整的帮助在软件主菜单：Help->SEDocumentation->PDFBookcase或InfoHub->ModelSimSEUser'sManual.pdf中。）【考核方法】实验完成后，将设计文件、软件输出结果、仿真波形等整理成实验报告（不用贴全部代码，选几段自己满意的代码即可）。课程结束后，四个实验报告装订好封皮，一起上交，时间截止到5月10日。【实验内容】一、ModelSim仿真平台搭建1.安装MentorModelSimSE10.1b软件，配置Licen
3、se；2.新建空白工程，将被测的组合逻辑模块mux.v与测试向量tstmux.v加入工程，体会测试向量模块如何产生输入激励和查看输出信号；3.对模块进行测试，得到仿真波形，熟悉ModelSim各窗口功能和操作流程；二、复习VerilogHDL语法1.复习算术及逻辑运算符语法：将讲义第5节各段代码（P57~P66）依次放进ModelSim工程，进行仿真，查看输出结果，比较其是否与期望值相符；2.复习阻塞与非阻塞赋值语法，将讲义第6节的各段代码改写成完整模块，放进ModelSim工程中仿真，查看输出结果；3.复习仿真系统任务函数，将讲义
4、第7节的各模块放进ModelSim进行仿真，查看仿真结果，判断是否与期望值相符；3《可编程逻辑器件实验》实验指导手册三、设计实践设计一个闰年判断模块，4位数的年份以压缩BCD码的形式存放在两个字节中，设计完成后编写测试向量对闰年模块进行测试，测试向量要覆盖闰年的几种类型。后面附了一个闰年判断模块供参考，请先独立思考。四、安装XILINXISE软件因为ISE软件体积巨大，这次做实验的同时，把下次实验课要用到的ISEDesignSuite14.4软件在后台装好。实验室机器已经安装了ISE12.2，但有些机器上软件运行有问题，先检查一下。
5、附：1.mux.v文件内容：modulemux(out,a,b,sel);inputa,b,sel;outputout;regout;always@(aorborsel)if(!sel)out=a;elseout=b;endmodule2.tstmux.v文件内容//`include”mux2.v”moduletstmux;regain,bin,sel_in;regclock;wireoutw;initialbegin//初始化寄存器变量ain=0;bin=0;sel_in=0;clock=0;endalways#50clock=~
6、clock;//产生周期100个单位时间的时钟信号clock3《可编程逻辑器件实验》实验指导手册always@(posedgeclock)beginain={$random}%2;//$系统函数#3bin={$random}%2;endalways#10000sel_in=!sel_in;//产生周期10000仿真单位时间的选通信号变化muxm(.out(outw),.a(ain),.b(bin),.sel(sel_in));//模块实例化，连接端口endmodule;3.闰年计算的VerilogHDL代码moduleleapyea
7、r(is,y3,y2,y1,y0);//BCD,year=y3*1000+y2*100+y1*10+y0input[3:0]y3,y2,y1,y0;outputis;regis;always@(y3ory2ory1ory0)begin//mn:m=1n=2/6;m=2n=0/4/8if((y3[0]==1'b1)&&((y2==4'b0010)
8、
9、(y2==4'b0110))&&(y1==4'b0000)&&(y0==4'b0000))//400，m=oddis=1'b1;elseif((y3[0]==1'b0)&&((y2==4'
10、b0)
11、
12、(y2==4'b0100)
13、
14、(y2==4'b1000))&&(y1==4'b0000)&&(y0==4'b0000))//400，m=evenis=1'b1;elseif((y1[0]==1'b1)&&((y0==4'b0
