VHDL基础(精简)教程.ppt

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1、第3章VHDL基础3.1VHDL基本语法3.1.1组合电路描述图3-1mux21a实体图3-2mux21a结构体实体：描述电路的外部情况及各信号端口的基本性质结构体：描述电路的内部逻辑功能和电路结构3.1VHDL基本语法3.1.1组合电路描述【例3-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;跳至3.23.1VHDL基本语法3.

2、1.1组合电路描述【例3-2】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;3.1VHDL基本语法【例3-3】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCES

3、S(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;3.1.1组合电路描述3.1VHDL基本语法图3-3mux21a功能时序波形3.1.1组合电路描述3.1VHDL基本语法3.1.2VHDL结构【例3-4】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_midata_type);ENDENTITYe_name;1.实体表达3.1VHDL基本语法2.实体名3.端口语句和端口信号名4.端口

4、模式“IN”、“OUT”、“INOUT”、“BUFFER”5.数据类型3.1VHDL基本语法6.结构体表达【例3-5】ARCHITECTUREarch_nameOFe_nameIS[说明语句]BEGIN(功能描述语句)ENDARCHITECTUREarch_name；3.1VHDL基本语法9.条件语句10.WHEN_ELSE条件信号赋值语句赋值目标<=表达式WHEN赋值条件ELSE表达式WHEN赋值条件ELSE...表达式；z<=aWHENp1='1'ELSEbWHENp2='1'ELSEc;3.1VHDL基本语法7.赋值符号和数据比较符号IFa

5、THEN...--注意，a的数据类型必须是booleanIF(s1='0')AND(s2='1')OR(c

6、ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;--将内部的暂存数据向端口输出（双横线--是注释符号）ENDbhv;图3-4D触发器3.2时序电路描述3.2.1D触发器跳至3

7、.33.2时序电路描述3.2.2时序描述VHDL规则1.标准逻辑位数据类型STD_LOGICBIT数据类型定义：TYPEBITIS('0','1');--只有两种取值STD_LOGIC数据类型定义：TYPESTD_LOGICIS('U','X','0','1','Z','W','L','H','-');--有9种取值3.2时序电路描述2.设计库和标准程序包LIBRARYWORK;LIBRARYSTD;USESTD.STANDARD.ALL;LIBRARY<设计库名>;USE<设计库名>.<程序包名>.ALL;LIBRARYIEEE;USEIEEE

8、.STD_LOGIC_1164.ALL;3.2时序电路描述3.信号定义和数据对象<信号名>'EVENT4.上升沿检测表式和信号属性函数E