VHDL语言教程.ppt

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1、3VHDL语言VHDL:VHSICHardwareDescriptionLanguage.3.1VHDL语言基础3.2VHDL基本结构3.3VHDL语句3.4状态机在VHDL中的实现3.5常用电路VHDL程序3.6VHDL仿真3.7VHDL综合HDL----HardwareDescriptionLanguage一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率，缩短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测。优点：HDL设计的电路能获得非常抽象级的描述。如基于RTL(RegisterTransferLeve

2、l)描述的IC，可用于不同的工艺。HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。HDL设计的电路类似于计算机编程。常用的HDL语言：VHDL、VerilogHDLVHDL是美国国防部在20世纪80年代初为实现其高速集成电路硬件VHSIC计划提出的描述语言;IEEE从1986年开始致力于VHDL标准化工作，融合了其它ASIC芯片制造商开发的硬件描述语言的优点，于93年形成了标准版本（IEEE.std_1164）。1995年，我国国家技术监督局推荐VHDL做为电子设计自动化硬件描述语言的国家标准。VHDL概述：VHDLVHSI

3、CHardwarterDescriptionLanguageVeryHighspeedintegratedcircuitVHSIC覆盖面广，系统硬件描述能力强，是一个多层次的硬件描述语言;VHDL语言具有良好的可读性，既可以被计算机接受，也容易被人们所理解;VHDL语言可以与工艺无关编程;VHDL语言已做为一种IEEE的工业标准，便于使用、交流和推广。VHDL语言的不足之处:VHDL优点:设计的最终实现取决于针对目标器件的编程器，工具的不同会导致综合质量不一样。3.1.1标识符（Identifiers）要求：首字符必须是字母末字符不能为下

4、划线不允许出现两个连续的下划线不区分大小写VHDL定义的保留字（关键字），不能用作标识符标识符字符最长可以是32个字符。注释由两个连续的虚线（－－）引导。3.1VHDL语言基础标识符用来定义常数、变量、信号、端口、子程序或参数的名字，由字母（A~Z，a~z）、数字（0~9）和下划线（_）字符组成。例如：ABS，ACCESS，AFTER，ALL，AND，ARCHITECTURE，ARRAY，ATTRIBUTE，BEGIN，BODY，BUFFER，BUS，CASE，COMPONENT，CONSTANT，DISCONNECT，DOWNTO，EL

5、SE，ELSIF，END，ENTITY，EXIT，FILE，FOR，FUNCTION，GENERIC，GROUP，IF，INPURE，IN，INOUT，IS，LABEL，LIBRARY，LINKAGE，LOOP，MAP，MOD，NAND，NEW，NEXT，NOR，NOT，NULL，OF，ON，OPEN，OR，OTHERS，OUT，PACKAGE，POUT，PROCEDURE，PROCESS，PURE，RANGE，RECODE，REM，REPORT，RETURN，ROL，ROR，SELECT，SHARED，SIGNAL，SLA，SLL，SR

6、A，SUBTYPE，THEN，TRANSPORT，TO，TYPE，UNAFFECTED，UNITS，UNTIL，USE，VARIABLE，WAIT，WHEN，WHILE，WITH，XOR，XNOR关键字（保留字）：关键字（keyword）是VHDL中具有特别含义的单词，只能做为固定的用途，用户不能用其做为标识符。3.1.2数据对象（DateObjects）常量ConstantConstantbus_width：integer:=8;--定义总线宽度为常数8数据对象包括常量、变量、信号和文件四种类型。常量是对某一常量名赋予一个固定的值，而且

7、只能赋值一次。通常赋值在程序开始前进行，该值的数据类型则在说明语句中指明。Constant常数名：数据类型：＝表达式ConstantVcc：real:=5.0;--定义Vcc的数据类型是实数，赋值为5.0V常量所赋的值应和定义的数据类型一致；常量在程序包、实体、构造体或进程的说明性区域内必须加以说明。定义在程序包内的常量可供所含的任何实体、构造体所引用，定义在实体说明内的常量只能在该实体内可见，定义在进程说明性区域中的常量只能在该进程内可见。Variable变量名：数据类型:＝初始值;Variablecount:integer0to255

8、:=20；--定义count整数变量，变化范围0～255，初始值为20。变量Variable变量只能在进程语句、函数语句和过程语句结构中使用。变量的赋值是直接的，非预设的，分配给变量的值立即成