第七章部分习题解答

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1、7常用时序逻辑功能器件7.1.3试用负边沿D触发器组成4位二进制异步加计数器，画出逻辑图。Q解：首先将4个触发器接成计数工作状态，即将各触发器的D端与其端相连接。然后决定级间连接方式，即按照二进制加法计数规则，当低位触发器的Q端已经为1时，则再输入一个计数脉冲后Q端应翻转为0，同时向高一位触发器发出进位信号，使高一位翻转。因为是用负边沿触发器，所以只要将低位触发器的Q端接至高1位触发器的时钟输入端，当低位的Q端由1变为0时，正好作为高一位的时钟信号。按照上述步骤，用负边沿D触发器组成的4位二进制异步加法计数器电路如图题解7.1.3所示。7.

2、1.5试分析图题7.1.5电路是几进制计数器，画出各触发器输出端的波形图。解：由图题7.1.5可写出各触发器的驱动方程和该电路的状态方程，即⎧J0=1⎧⎪J1=Q2⎧J2=Q1⎨⎨⎨驱动方程：⎩K0=Q2⎪⎩K1=Q0⎩K2=Q1⎧Qn+1=Qn+QnQn0020⎪⎪n+1nnnn⎨Q1=Q2Q1+Q0Q1⎪n+1nnnnn⎪⎩Q2=Q2Q1+Q2Q1=Q1状态方程：根据驱动方程或状态方程可列出其状态表，如表题解7.1.5所示。表题解7.1.5计数脉冲电路状态等效十进制CP的顺序Q2Q1Q0数000001011321117311064101

3、550000由状态表可知，该电路是一个五进制计数器，其输出波形图如图题解7.1.5所示。7.1.8试用主从JK触发器设计一个同步六进制加计数器。解：六进制计数器需要用3个触发器。（1）列出该计数器的状态表和驱动表如表题解7.1.8所示。表题解7.1.8计数脉现态次态驱动信号冲CP的nnnn+1n+1n+1Q2Q1Q0Q2Q1Q0J2K2J1K1J0K0顺序00000010×0×1×10010100×1××120100110××01×30111001××1×14100101×00×1×5101000×10××1110×××××××××111×

4、××××××××（2）画出卡诺图，如图题解7.1.8a所示，化简后，求得各触发器的驱动方程。⎧J2=Q1Q0⎧J1=Q2Q0⎧J0=1⎨⎨⎨⎩K2=Q0⎩K1=Q0⎩K0=1（3）画出该计数器的逻辑电路图，如图题解7.1.8b所示。（4）检查自启动能力。当该计数器进入无效状态110时，在CP脉冲作用下，电路的状态将按以下顺序变化：110→111→000因而所设计的计数器能够自启动。7.1.9试分析图题7.1.9所示电路，画出它的状态图，说明它是几进制讲数器。解：图题7.1.9所示电路是由74161用“反馈清零法”构成的十进制计数器。状态图如

5、图题解7.1.9所示。其中1010仅在极短的时间内出现。7.1.10试分析图题7.1.10所示电路，画出它的状态图，说明它是几进制讲数器。（74163是具有同步清零功能的4位二进制同步加计数器，其他功能与74161相同）解：图题7.1.10是用“反馈清零法”构成的计数器，该计数的模M=11，图题解7.1.10是它的状态图。设电路初态为0000，在第10个计数脉冲作用后，QDQCQBQA变成1010，同时RD由1变成0，但由于74163是同步清零，因此在第11个计数脉冲作用后，QDQCQBQA才能变成0000。7.1.11试分析图题7.1.1

6、1所示电路，画出它的状态图，说明它是几进制计数器。解：图题7.1.11所示电路是由74HCT161用“反馈置数法”构成的十一进制计数器，其状态图与图解题7.1.10相同。设电路初态为0000，在第10个计数脉冲作用后，QDQCQBQA变成1010，同时LD由1变成0，由于74HCT161是同步置数，因此在第11个计数脉冲作用后，置数输入端DCBA=0000的状态被置入计数器，使QDQCQBQA变成0000。7.1.13试用74HCT161设计一个计数器，其计数状态为自然二进制数1001～1111。解：由已知条件知，74HCT161在计数过程

7、中要跳过0000～1000九个状态，因此可用“反馈置数法”实现1001～1111的计数过程，即在74HCT161的预置数输入端加上1001（DCBA），并将进位信号经反相器反相后加至预置数控制端LD上，其电路如图题解7.1.13所示。7.1.14试用74LS290设计一个六进制计数器，要求采取两种不同的方法。解：方法一：反馈清零法。利用74LS290在R9（1）·R9（2）=0、R0（1）=R0（2）=1的条件下能够实现异步清零的功能，构成六进制计数器，其电路如图题解7.1.14a所示。计数状态为自然二进制数0000～0110。设电路初态为

8、0000，在第6个计数脉冲作用后，电路状态变为0110，这时有R0（1）=R0（2）=1，于是立即使QDQCQBQA变为0000，因此0110这个状态出现的时间极短。方法二：反馈