电工电子技术 教学课件 作者 刘述民 第11章 时序逻辑电路.pptx

《电工电子技术 教学课件 作者 刘述民 第11章 时序逻辑电路.pptx》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、第11章时序逻辑电路11.1触发器11.2寄存器11.3计数器11.4时序逻辑电路分析与设计11.5555定时器本章主要学习从逻辑功能分类的几种常用的触发器并通过分析讨论电路的逻辑图、波形图和状态表（又称状态转换真值表），学习由基本触发器和组合逻辑电路组成的时序电路能够存储1位二进制信号（0或1）的基本单元电路统称为触发器。它具有两个基本特点，其一是有两种稳定的输出状态0和1；其二是在外加输入信号的作用下，可以从一种稳定状态转换到另一种稳定状态，而当输入信号消失以后，输出状态能保持不变。11.1触发器

2、11.1.1基本RS触发器1电路组成基本RS触发器是构成各种功能触发器的基本单元，所以称为基本触发器。基本RS触发器由门电路组成，它与组合逻辑电路的根本区别在于，电路中有反馈线，即门电路的输入输出端交叉耦合。2功能分析①当RD=0，SD=1时，无论触发器原来处于什么状态，其次态一定为0，即=0，=1，称触发器处于置0(复位)状态。②当RD=1，SD=0时，无论触发器原来处于什么状态，其次态一定为1，即=1，=0，称触发器处于置1(置位)状态。③当RD=1，SD=1时，触发器状态不变，即=，称触发器处于

3、保持(记忆)状态。④当RD=0，SD=0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当RD、SD同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Qn+1≠0，这种情况是不允许的。因此规定输入信号RD、SD不能同时为0，它们应遵循RD+SD=1的约束条件。1）状态转移真值表(状态表)输入输出逻辑功能RDSDQnQn+1000×不允许1×0100置0101001置1111100保持112)特征方程(状态方程)次态卡诺图对图11-2次态卡诺图化简，可以求得基本

4、RS触发器的特征方程为(11-1)3)状态转移图(状态图)4)波形图基本RS触发器具有如下特点：（1）它具有两个稳定状态，分别为1和0，故称双稳定触发器。如果没有外加触发信号作用，则它将保持原有状态不变，触发器具有记忆作用。在外加触发信号作用下，触发器输出状态才可能发生变化，输出状态直接受输入信号的控制，也称其为直接复位置位触发器。（2）当R、S端输入均为低电平时，输出状态不定，即RD＝SD＝0，Q＝＝1，这违反了互补关系。当RS从00变为11时，状态不能确定（3）与非门构成的基本ＲＳ触发器的功能可简

5、化为表11-2所示RDSDQn+1功能00011011×01Qn不允许置0置1保持11.1.2同步触发器在数字系统中，常常要求某些触发器按一定节拍同步动作，以取得系统的协调。为此，产生了由时钟信号CP控制的触发器（又称钟控触发器），此触发器的输出在CP信号有效时才根据输入信号改变状态，故称同步触发器1同步RS触发器同步RS触发器是在基本RS触发器基础上加两个与非门构成的基本RS触发器的输入函数为当CP=0时，C、D门被封锁，RD=1，SD=1，由基本RS触发器功能可知，触发器状态维持不变。当CP=1时

6、，RD=R,SD=S，触发器状态将发生转移。将RD、SD代入基本RS触发器的特征方程式(11-1)中，可得出钟控RS触发器的特征方程为(11-2)同步RS触发器功能表CPRDSDQn+1功能111100011011×01Qn保持置1置0不允许同步RS触发器的状态图和波形图2.同步D触发器基本触发器的输入为：当CP=0时，SD=1，RD=1，触发器状态维持不变。当CP=1时，SD=D，RD=D，代入基本RS触发器的特征方程得出钟控D触发器的特征方程为：(11-3)钟控D触发器在CP=1时的功能表和状态图

7、CPDQn+1功能110101跟随3.同步JK触发器同步JK触发器由主、从两个触发器构成。在CP为高电平期间，主触发器动作，从触发器保持不变；CP下降沿到来时主触发器状态传送到从触发器，使从触发器状态跟随主触发器变化；在CP为低电平期间，主、从触发器的状态都保持不变。JK触发器功能表CPRDSDQn+1功能111100011011Qn01保持置1置0翻转对功能表进行分析，可得JK触发器的特征方程为(11-4)JK触发器状态图存在的问题同步触发器由于CP有效时间过长，在此期间内会出现空翻现象，使触发器的

8、应用受到了限制。空翻现象就是在CP＝1期间触发器的输出状态翻转两次或两次以上的现象。图11-10所示为第1、2个CP＝1期间Q状态变化的情况。因此，为了保证触发器可靠的工作，防止出现空翻现象，必须限制输入的触发信号在CP＝1期间不发生变化，如图中第3个CP＝1期间的情况11.1.3边沿触发器边沿触发器是在时钟信号CP上升沿或下降沿到来的瞬间，触发器才根据输入触发信号改变输出状态，而在时钟信号CP的其他时刻，触发器将保持输出状态不变，从而防止了空翻现象边沿