欢迎来到天天文库
浏览记录
ID:52715543
大小:40.00 KB
页数:3页
时间:2020-03-29
《实验4-半加器的VHDL设计.doc》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库。
1、实验4半加器的VHDL设计一、实验目标1.设计电路系统的硬件框图,并用实体描述;2.利用VHDL的逻辑表达式描述门电路;3.利用VHDL代码完成半加器的设计。二、实验步骤1.半加器的输入为a和b。半加器的输出为和so以及进位co。2.根据半加器的输入和输出情况,可以写出半加器电路系统的硬件框图:3.根据硬件框图,可以定义各个输入和输出端口:端口名工作模式数据类型absoco4.根据端口的定义,可以写出半加器的实体:33.半加器的门电路为:可以用VHDL逻辑表达式来描述门电路:so<=_______________________________co
2、<=_______________________________4.根据逻辑表达式,可以写出半加器的结构体:5.因此半加器的VHDL代码为:38.把VHDL代码输入QuartusII中,保存文件,文件名要与实体名相同。9.建立工程,工程名要与设计文件名相同。将设计文件设置为工程的顶层文件,把设计文件加入到工程中。编译。b:so:co:a:10.利用真值表进行时序仿真,并画出a、b、so、co的波形图,要标明时间刻度。3
此文档下载收益归作者所有